王習(xí)東 陳重江 陳志勇

（1.三峽大學(xué)理學(xué)院光電技術(shù)研究所,湖北 宜昌 443002；2.三峽大學(xué) 理學(xué)院電子信息系,湖北 宜昌 443002；3.當(dāng)陽市第一高級中學(xué)物理組,湖北 當(dāng)陽 444100）

1 概 述

電荷耦合器件CCD是近40年來發(fā)展的新型光電傳感器[1-2],由于其獨(dú)特的性能使CCD器件的研究和相關(guān)應(yīng)用技術(shù)的研究取得了驚人的進(jìn)展,特別是應(yīng)用在圖像傳感和非接觸測量領(lǐng)域.線陣CCD驅(qū)動(dòng)信號一般為復(fù)雜的周期信號,由于不同型號的CCD其驅(qū)動(dòng)時(shí)序不同,使得CCD的驅(qū)動(dòng)電路復(fù)雜多樣[3-5],一般驅(qū)動(dòng)信號產(chǎn)生方法有通用邏輯電路驅(qū)動(dòng)、專用IC驅(qū)動(dòng)、FPGA芯片驅(qū)動(dòng)、復(fù)雜的CPLD驅(qū)動(dòng)、單片機(jī)驅(qū)動(dòng)等.由普通數(shù)字電路芯片實(shí)現(xiàn)的驅(qū)動(dòng),電路體積大,設(shè)計(jì)復(fù)雜且過于偏重于硬件的實(shí)現(xiàn),調(diào)試工作量大、容易出錯(cuò)和靈活性較差,特別是工作在較高頻率時(shí)系統(tǒng)容易受到干擾,工作不穩(wěn)定.用可編程邏輯器件實(shí)現(xiàn)驅(qū)動(dòng)電路的好處是電路規(guī)模減小,使用芯片數(shù)目較少,可以把精力放在程序的編寫和仿真上,略去了數(shù)字電路的搭建與芯片選擇的繁瑣步驟,從而可以保證系統(tǒng)較為穩(wěn)定.

基于FPGA的CCD驅(qū)動(dòng)主要是通過程序指令在FPGA芯片的I/O口上輸出邏輯狀態(tài),從而產(chǎn)生相應(yīng)的驅(qū)動(dòng)脈沖,這種方法硬件電路非常簡單,可以通過修改程序方便地改變驅(qū)動(dòng)脈沖及調(diào)整積分時(shí)間,根據(jù)環(huán)境要求改變系統(tǒng)工作的性能.文章設(shè)計(jì)的是一個(gè)頻率在外部可調(diào)的CCD驅(qū)動(dòng)電路,可根據(jù)具體要求選擇所需要的頻率,滿足不同環(huán)境下的探測要求.

2 TCD1206SUP驅(qū)動(dòng)脈沖時(shí)序

TCD1206SUP是由2236個(gè)PN結(jié)光電二極管構(gòu)成光敏單元陣列,其中前64個(gè)和后12個(gè)是用作暗電流檢測而被遮蔽的,中間的2160個(gè)光電二極管是曝光像敏單元,MOS電容存儲柵的兩側(cè)是轉(zhuǎn)移柵電極SH,轉(zhuǎn)移柵電極的兩側(cè)為CCD模擬移位寄存器,其信號輸出部分由輸出放大器單元的OS端輸出,并在補(bǔ)償輸出單元的DOS端輸出補(bǔ)償信號.TCD1206SUP的驅(qū)動(dòng)脈沖時(shí)序如圖1所示.

圖1 TCD1206SUP驅(qū)動(dòng)脈沖波形圖

3 TCD1206SUP驅(qū)動(dòng)電路的實(shí)現(xiàn)

3.1 開發(fā)工具和流程

國內(nèi)外使用FPGA完成CCD的驅(qū)動(dòng)已有不少工作,但大多都是基于FPGA單獨(dú)使用來完成單一信號輸出,沒有附加頻率可選功能.增加頻率可選功能,減少了芯片使用量,使頻率選擇和信號產(chǎn)生兩項(xiàng)功能在一塊FPGA芯片中就能實(shí)現(xiàn),節(jié)約了成本,性能更加可靠.Quartus II 7.2是Altera公司近幾年推出的新一代、功能強(qiáng)大的可編程邏輯器件開發(fā)環(huán)境[2,4],輸入、處理和校驗(yàn)功能集成在統(tǒng)一的開發(fā)環(huán)境下,含有豐富的設(shè)計(jì)庫,支持多種輸入方式,如文本輸入,波形輸入,圖形輸入等,文中采用VHDL文本語言輸入方式,Quartus II 7.2采用的自頂向下的設(shè)計(jì)方法.

3.2 驅(qū)動(dòng)脈沖產(chǎn)生工作原理

為了滿足TCD1206SUP驅(qū)動(dòng)脈沖時(shí)序要求,設(shè)計(jì)的FPGA脈沖驅(qū)動(dòng)器包括分頻器、數(shù)據(jù)選擇器以及CCD驅(qū)動(dòng)信號產(chǎn)生器等功能模塊,在FPGA內(nèi)部工作原理如圖2所示.

圖2 FPGA內(nèi)部工作原理圖

外部時(shí)鐘信號由晶體振蕩電路產(chǎn)生的6MHz方波脈沖提供,在FPGA芯片內(nèi)部再進(jìn)行二分頻、四分頻、八分頻,以滿足TCD1206SUP復(fù)位脈沖RS、同步脈沖HC、轉(zhuǎn)移脈沖SH、采樣脈沖SP等驅(qū)動(dòng)頻率的要求.通過數(shù)據(jù)選擇器來對頻率進(jìn)行選擇,以不同的頻率脈沖驅(qū)動(dòng) TCD1206SUP,實(shí)現(xiàn)在不同的積分時(shí)間下獲取較好的效果.在Quartus II 7.2開發(fā)環(huán)境下,選用 EP1K30TC144-3芯片,其工作電壓為2.5V,芯片的功耗較低,集成度為11.9萬門,基于查找表結(jié)構(gòu).采用先進(jìn)的1.8V/0.18μ m、6層金屬連線的SRAM工藝制成.共有144個(gè)管腳.依據(jù)驅(qū)動(dòng)信號的要求,設(shè)計(jì)信號產(chǎn)生系統(tǒng)的頂層工作原理,如圖3所示.

圖3 Quartus II 7.2平臺下驅(qū)動(dòng)信號產(chǎn)生工作原理圖

CCD驅(qū)動(dòng)信號產(chǎn)生由VHDL程序?qū)崿F(xiàn),首先對輸入脈沖進(jìn)行三分頻,對其進(jìn)行脈寬調(diào)整,實(shí)現(xiàn)復(fù)位脈沖RS,然后對其進(jìn)行二分頻,得到CH1及CH2信號,再獲得電荷轉(zhuǎn)移脈沖信號,部分源代碼如下.

編譯后,系統(tǒng)仿真得到的波形圖如圖4所示.

圖4 CCD驅(qū)動(dòng)時(shí)序圖

4 TCD1206SUP輸出信號處理

將基于FPGA的CCD驅(qū)動(dòng)信號輸入到TCD1206SUP芯片,光電信號由CCD的OS端輸出.對輸出的信號采用浮動(dòng)閾值二值化法處理,通過單片機(jī)采集和處理信號,并且保持與計(jì)算機(jī)進(jìn)行通信,便于對信號存儲和進(jìn)一步的分析處理,其中信號處理部分功能如圖5所示.

圖5 CCD輸出處理功能圖

5 結(jié) 語

在該系統(tǒng)中,只采用一塊芯片即可實(shí)現(xiàn)頻率可調(diào)的CCD驅(qū)動(dòng)信號的產(chǎn)生,所需芯片數(shù)量遠(yuǎn)少于數(shù)字電路搭建的系統(tǒng),通過編程測試,減少了搭建硬件所帶來不必要的損失,在實(shí)現(xiàn)效果上驅(qū)動(dòng)信號質(zhì)量也更優(yōu)于一般的數(shù)字電路,提高了可靠性,易于維護(hù)和升級.

[1]王慶友.圖像傳感器應(yīng)用技術(shù)[M].北京:電子工業(yè)出版社,2002.

[2]江國強(qiáng).EDA技術(shù)與應(yīng)用[M].北京:電子工業(yè)出版社,2004.

[3]喻 川,鄒 建.基于CPLD的可調(diào)積分時(shí)間線陣CCD驅(qū)動(dòng)的設(shè)計(jì)[J].四川兵工學(xué)報(bào),2008,29（3）:94-96.

[4]張殿富,趙 源.基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號處理的設(shè)計(jì)[J].電子設(shè)計(jì)工程,2009,17（1）:41-43.

[5]袁金風(fēng),陳文藝,李 凱.基于FPGA的線陣 CCD驅(qū)動(dòng)時(shí)序電路的設(shè)計(jì)[J].現(xiàn)代電子技術(shù),2009,290（3）:160-162.