張永紅，畢 燁

面向可制造性設計的銅互連有源測試結(jié)構(gòu)的設計與實現(xiàn)

張永紅，畢 燁

(上海第二工業(yè)大學實驗與實訓中心，上海201209)

隨著超大規(guī)模集成電路制造技術(shù)的不斷進步，互連線寄生電容已經(jīng)成為超大規(guī)模集成電路延時和噪聲的主要來源。提出并實現(xiàn)了一種基于電荷測量技術(shù)的互連寄生電容測試結(jié)構(gòu)。利用這種結(jié)構(gòu)可研究互連線和相關介質(zhì)的幾何尺寸變化，并可反饋應用到器件的可制造性設計和工藝模型的建立中去。

可制造性設計；銅互連；電容提取；測試結(jié)構(gòu)設計

0 引言

在超大規(guī)模集成電路中，隨著互連線密度和層數(shù)的成倍增加，互連線寄生所引起的時間延遲以及互連線之間的信號串擾已經(jīng)成為影響芯片性能的主要因素。制造過程中的工藝波動引起的互連線寬度、間距、互連線厚度和介質(zhì)層厚度的變化，造成同一芯片內(nèi)互連線寄生電容的改變，最終會影響到電路性能。在寄生電容參數(shù)的提取過程中，如果不考慮工藝因素的變化，將導致電路性能模擬的不精確。已有研究表明這種不精確性會產(chǎn)生30 %的誤差[1]。因此，為了準確分析時延、功率等性能參數(shù)，將工藝波動引入到寄生電容參數(shù)的提取和建模中是十分必要的。這對于建立具有DFM（Design for Manufacturability）意識的優(yōu)化策略、減少不良的互連效應、提高芯片的成品率有著重要的意義。

傳統(tǒng)上，互連線的寄生電容由兩部分組成：同層耦合電容，一般用Cc表示；層間耦合電容，一般用Cv表示。隨著工藝的進步，層間耦合電容Cv又分為上下層之間垂直耦合電容Carea和邊緣耦合電容Cf，如圖1所示。

圖1 互連線寄生電容示意圖Fig.1 Illustration of interconnect parasitic capacitance

1 基于電荷電容測量(CBCM)的原理及其測試結(jié)構(gòu)

互連線的電阻是很容易計算的，而如何準確描述其電容特性則是一個難點。傳統(tǒng)上對互連寄生電容的提取是通過測量水平或垂直相鄰的兩塊平行金屬板而得到[2，3]的。在這個測量過程中，實際上包含著兩部分電容：探針與PAD之間的接觸電容和互連線的寄生電容。在工藝節(jié)點較大時，探針與PAD之間的接觸電容占總電容的比例很小，可以忽略。但隨著互連線幾何尺寸越來越小，在測量過程中的探針與PAD之間的電容占總電容的比例越來越大，機臺沒有辦法直接測量到如此微小的電容，使得寄生電容提取的誤差越來越大。一種基于電荷的電容測試方法CBCM（Charge Based Capacitance Measurement）可以較好地解決這個難題。它只需要設計很小的版圖面積就能夠?qū)崿F(xiàn)互連線電容的精確計算，精度可達到0.01fF[4-9]。

CBCM基本測試結(jié)構(gòu)由一對NMOS管和PMOS管連接成的偽反相器結(jié)構(gòu)所組成，如圖2所示。每一個偽反相器都有一個獨立的柵極輸入。圖示中左邊和右邊是相同的結(jié)構(gòu)，唯一的不同點是左邊結(jié)構(gòu)不包括待測互連線之間的電容。NMOS管和PMOS管的輸入信號由兩個不相重疊的脈沖信號組成，這是為了讓兩個MOS管在任何時候都能夠開啟，從而有電流通過所連接的金屬連線。當PMOS管開啟時，右邊測試結(jié)構(gòu)中的互連線電容被充電，這些電荷隨后通過NMOS管被釋放到接地端。通過這樣的方式，產(chǎn)生了圖2中的直流電I和I'。由公式(1)和(2)可得，這兩個電流之間的差異Inet，被用來提取互連線的電容。

圖2 基于CBCM方法的寄生電容提取原理圖[4]Fig.2 Parasitic capacitance extraction based on CBCM method

2 基于CBCM 原理的測試結(jié)構(gòu)設計

從CBCM測試結(jié)構(gòu)的原理可以知道，該結(jié)構(gòu)可以利用電流差值計算出同層或?qū)娱g寄生電容。但在實際情況下，處于局部互連的導線，其上下層和同層周圍區(qū)域一般都有互連線環(huán)繞。為了能夠把同層互連線之間的寄生電容與上下層之間的寄生電容分離開來，我們設計了如圖3所示的測試結(jié)構(gòu)。在偽反相器的兩邊均含有測試結(jié)構(gòu)，其中右邊為主要測試結(jié)構(gòu)，左邊為輔助測試結(jié)構(gòu)。在主測試結(jié)構(gòu)的一側(cè)，有一個為了測試同層耦合電容而添加的與電流計A3相連的NMOS管。輔助測試結(jié)構(gòu)中互連線的長度是主測試結(jié)構(gòu)中互連線長度的一半，這是為了消除由互連線一半長度引起的電容值以外的其它寄生電容，提高測試的精確度。

圖3 基于CBCM方法的寄生電容提取示意圖Fig.3 Proposed test structure based on CBCM

在該測試結(jié)構(gòu)中，晶體管MN1，MN2，MN3具有相同的幾何尺寸，MP1則與MP2具有相同的幾何尺寸，且PMOS晶體管的寬度為NMOS晶體管的兩倍。信號端GP/GN分別接PMOS和NMOS管的柵極，使能端EN接NMOS管MN3的柵極。PMOS管MP1和MP2的源極分別接電流計A1和A2。NMOS管MN3的源極通過電流計A3接地。NMOS管MN1和MN2的源極也接地。

3 基于CBCM原理的測試結(jié)構(gòu)的測試

在測試過程中，信號GP，GN，EN具有相同的頻率和不同的占空比。無論是選取哪一種頻率進行測試，其測試過程大致如下：在一個測試周期中，首先GP，GN全部為高電平，EN為低電平，使偽反相器和晶體管MN3放電。為了放電徹底，這一過程需要足夠的時間。接著，使GP保持高電平，GN為低電平，EN為高電平，使MN3開啟，進入工作狀態(tài)。然后使GP為低電平，兩個PMOS管開啟，電路進入充電狀態(tài)。這時晶體管的源端會向與之相連接的互連線聚集電荷，從而電流計A1，A2，A3上數(shù)值將會上升。再使GP變?yōu)楦唠娖?，停止充電。然后將EN變?yōu)榈碗娖?，使MN3放電。最后，令GN變?yōu)楦唠娖?，讓殘余電荷通過晶體管MN1和MN2的源極流向地端。這樣，一個充放電周期結(jié)束，如圖4所示。

圖4 測試過程的一個周期Fig. 4 Test procedure in one circle

在這個過程中，主測試結(jié)構(gòu)與其周圍的互連線和上下層平行板之間的耦合電容如下圖5所示(I3：同層間耦合電容引起的電流；I1：主測試結(jié)構(gòu)上由同層間和層間耦合電容引起的電流；I2：輔助測試結(jié)構(gòu)上由同層和層間耦合電容引起的電流) 。

圖5 測試過程中寄生電容的分布Fig.5 cross-sectional configuration of interconnect parasitic capacitance

在測試過程中，分別改變頻率f和電壓Vdd，可以得到不同的I1， I2與 I3，其頻率的變化范圍在1 K到10 MHz之間，電壓則在0.3 V到3 V的范圍內(nèi)。這是因為，如果頻率過高，對于偽反相器來說，在PMOS充電和NMOS放電之間的時間間隔就比較短，會導致放電還沒結(jié)束就進行充電，使測量數(shù)據(jù)不準。電壓值的選擇，既要防止過高的電壓把晶體管擊穿，又要防止電壓過低引起的亞閾值效應。對于任意一個互連線幾何尺寸的CBCM測試結(jié)構(gòu)，在測試過程中，通過改變電壓和頻率中的任一個值，而保持另外一個參數(shù)不變，相應地就會得到不同的電流值。這些電流值分別代表了與偽反相器或NMOS管相連的測試結(jié)構(gòu)寄生電容的變化，而電流I1, I2, I3與電壓、頻率和電容之間的關系如公式(3)所示。

其中，Cctotal表示晶體管MN3上感應的電容。而總電容與單位長度上的寄生電容Cc又存在如下關系：

n表示右側(cè)主測試結(jié)構(gòu)總的插齒數(shù)。根據(jù)線寬和線間距的不同，每個結(jié)構(gòu)中的插齒數(shù)是不同的。相對于與右側(cè)偽反相器相連的n根插齒互連線，在MN3晶體管上共有(n+1)根互連線與其耦合，但最右側(cè)的插齒處僅形成一個耦合電容。其它的插齒分別在其兩側(cè)存在寄生電容。相應地，主測試結(jié)構(gòu)與輔助測試結(jié)構(gòu)上總電容耦合情況如式(5)和式(6)所示。

其中，Cc代表單位長度同層相鄰互連線之間的耦合電容；Cv代表單位長度上下層互連線之間的耦合電容；Cstray代表測試結(jié)構(gòu)中由于器件參數(shù)失配等引起的誤差電容。在這種有源測試結(jié)構(gòu)中，由于測量方法本身已經(jīng)比較精確，所以通常情況下假設同一結(jié)構(gòu)中的Cstray近似相等。通過將以上兩式相減，我們就可以得到幾乎沒有任何誤差的寄生電容，如式7所示。

我們不僅需要考慮層間耦合電容，還需要將層間耦合電容進一步分離為兩部分：層間垂直耦合電容Carea和層間邊緣電容Cfringe，根據(jù)簡單的平行板電容模型，它們之間滿足公式(8)所示的關系。由此，可得單位長度的垂直耦合電容值與單位長度的邊緣耦合電容值。

4 寄生電容的提取與結(jié)果分析

由于在納米工藝下，銅互連和低K介質(zhì)材料、以及雙大馬士革工藝的應用，會導致互連線寄生電學參數(shù)的改變，如化學機械拋光過程中出現(xiàn)的碟形和侵蝕缺陷導致互連線厚度、介質(zhì)層厚度的變化，曝光過程中產(chǎn)生的線寬變化。由于這些變化直接導致了互連線電學參數(shù)的變化，因此，建立互連線寬度、厚度、間距、介質(zhì)層厚度與寄生電容變化之間的聯(lián)系是非常必要的。在上述測試結(jié)構(gòu)中，互連線的寬度和間距按照設計規(guī)則的最小值（所參考的設計規(guī)則為0.065 um Logic 1P10M Salicide 1.0(G) or 1.2(LL)/1.8/2.5.or 3.3V Design Rule,Version 1.0）成比例變化。表1列出了該測試結(jié)構(gòu)中互連線的線寬和間距變化。

表1 測試結(jié)構(gòu)一覽表(括號內(nèi)為相應結(jié)構(gòu)的密度)Tab.1 A list of test structures

通過如上的測試過程發(fā)現(xiàn)，如果互連線的寬度保持不變，其間距逐漸增加，那么，同層間的耦合電容逐漸減小，其趨勢如圖6所示。當線間距比較小時（≤0.2 um），隨著線間距的增加，耦合電容近似指數(shù)曲線下降；當線間距較大時，耦合電容減小的趨勢漸緩。傳統(tǒng)上，兩根具有一定厚度的導線出現(xiàn)這種情況的原因是，雖然線間距比較小，但線寬亦很小。對于193 nm的光刻機來說，采用各種分辨率增強技術(shù)，0.1 um以上的線寬足以在光刻過程中充分曝光，再加上線寬與間距比較一致，密度處于一個相對理想的狀態(tài)，在化學機械拋光過程中基本沒有發(fā)生碟形效應，互連線與其周圍的介質(zhì)處于同一水平面上，所以，同層耦合電容與間距的關系比較密切，隨間距的變化明顯。隨著間距越來越大，互連線之間的相互作用力也越來越弱，制造過程中的化學機械拋光、刻蝕、淀積等步驟的工藝波動影響逐漸增強，耦合電容與線間距關系隨之減弱。那么，為了得到完整的互連電容模型，在同層耦合電容的模型中首先需要考慮線間距的變化和工藝波動的影響。當然，線寬變化對同層耦合電容的影響不能忽視。這是因為當線寬較大時，互連線確切地存在著碟形效應，引起互連線厚度的變化。

圖6 互連線同層耦合電容與線間距的關系Fig.6 Connection between intra-layer coupling capacitance and line space

為了完整表述出寄生電容與互連線幾何尺寸的關系，需要考慮寄生電容的另一個重要部分：層間耦合電容。圖7給出了層間耦合電容與線間距的關系圖。一定寬度的互連線，同層間間距越大，層間耦合電容越大。當間距達到一定程度時，電容增加趨勢逐漸緩慢，電容趨于一個定值。這是由于當線間距與線寬都很小的情況下，制造過程中出現(xiàn)的亞波長光刻效應和侵蝕效應使得互連線邊緣圓化；而當線間距逐漸增加時，互連線邊緣圓化效應逐漸減弱，垂直耦合電容趨于一個定值。通過對比不同寬度下的層間耦合電容可以發(fā)現(xiàn)：雖然線寬一定時，層間耦合電容隨線間距近似線性變化，但線寬越寬時，這種線性趨勢越明顯。當線間距一定時，層間耦合電容隨著線寬的增加，近乎線性的增加；并且，間距越大的互連線，線性趨勢越明顯。

圖7 層間耦合電容隨線間距變化關系圖Fig.7 Connection between inter-layer capacitance and line space

圖8給出了互連線邊緣耦合電容值隨寬度、間距的變化。同一間距下的互連線越寬，邊緣耦合電容越大，有著近似直線的變化趨勢。相同寬度不同間距的互連線，邊緣耦合電容雖然也逐漸增大，但變化程度并不劇烈。相較于同一結(jié)構(gòu)中的垂直耦合電容，邊緣耦合電容達到上下層總耦合電容的70 %左右，是上下層耦合電容的主要部分。

圖8 邊緣耦合電容隨間距、寬度變化趨勢Fig.8 Connection between fringe capacitance and space,width

5 結(jié)束語

本文設計了精度達到0.01fF數(shù)量級的寄生電容有源測試結(jié)構(gòu)。結(jié)合相應的制造工藝，實現(xiàn)了該結(jié)構(gòu)并進行了測試，成功分離出了寄生電容的兩個部分：同層互連線間耦合電容和層間耦合電容。結(jié)合簡單的平行板電容模型進一步將層間耦合電容分離為層間垂直耦合電容和邊緣耦合電容。從測試數(shù)據(jù)中得知，雖然層間耦合電容是寄生電容的主要部分，但同層耦合電容受工藝波動的影響逐漸加大。在層間耦合電容中，邊緣耦合電容在線間距較小時，受工藝波動影響嚴重；對于較寬的互連線，垂直耦合電容受化學機械拋光等工藝步驟影響明顯。該結(jié)構(gòu)成功解決了隨著工藝節(jié)點的增加，互連寄生電容提取準確度不高所導致的電容模型不夠精確的問題。

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Interconnect Capacitance Test Structures Design and Realized Based on Charge Based Capacitance Measurement (CBCM) Technique for DFM

ZHANG Yong-hong, BI Ye
(Practicing and Training Center, Shanghai Second Polytechnic University, Shanghai 201209,P.R.China)

Interconnection parasitic capacitance is the dominant delay and noise source in modern integrated circuits. This paper presents a test structure and a characterization method based on charge based capacitance measurement technique. The method could be implemented to study the variability of physical parameters such as interlayer dielectric (ILD) thickness and interconnect drawn width reduction, which can in turn be used in process/device modeling for design-for-manufacturing applications.

Design for Manufacturability; Copper interconnect; Capacitance extraction; Test structures Design

TN405

A

1001-4543(2010)02-0117-07

2009-10-07;

2010-03-10

張永紅（1982－），女，河南商丘人，碩士，研究方向為大規(guī)模與超大規(guī)模集成電路設計，電子郵件：yhzhang@pc.sspu.cn

上海第二工業(yè)大學?；?No.QD209012)