吳仁彪，汪萬維，胡鐵喬，鐘倫瓏

（中國民航大學(xué)天津市智能信號與圖像處理重點實驗室，天津 300300）

擴頻通信系統(tǒng)大多采用數(shù)字調(diào)制技術(shù)，其屬于載波抑制系統(tǒng)。所謂載波抑制系統(tǒng)是指沒有連續(xù)波環(huán)可跟蹤殘留載波分量的系統(tǒng)。對抑制載波信號進行跟蹤通常需要采用一些特殊的鎖相環(huán)路，常見的有平方環(huán)、同向-正交環(huán)（Costas環(huán)）、判決反饋環(huán)和通用載波恢復(fù)環(huán)等。Riter已經(jīng)證明[1]，跟蹤低信噪比的抑制載波信號的最佳裝置是Costas環(huán)和平方環(huán)，Holmes，J.K已經(jīng)證明這兩種環(huán)路是等效的[2]，即有著相同的隨機微積分方程。由于平方環(huán)自身的特點，載波提取需要在高頻帶上進行處理，這樣勢必會給環(huán)路的電路制作和調(diào)試帶來一定的麻煩。

故對于擴頻通信系統(tǒng)中的BPSK調(diào)制信號來說，一般均采用Costas環(huán)進行載波跟蹤。由于筆者所從事的工程項目中接收的信號正好是BPSK調(diào)制信號，故采用之。

1 Costas環(huán)的基本原理

Costas環(huán)主要由NCO（數(shù)控振蕩器）、LPF（低通濾波器）、PD（鑒相器）及環(huán)路濾波器（LF）組成。為了降低噪聲對環(huán)路系統(tǒng)的影響，降低FPGA芯片的功耗，本文對環(huán)路數(shù)據(jù)依次進行了2倍移位抽取和4倍抽取，其原理結(jié)構(gòu)如圖1所示。

圖1 數(shù)字Costas環(huán)結(jié)構(gòu)圖Fig.1 Structure chart of Costas

設(shè)輸入的BPSK直擴序列擴頻信號為

本地NCO的同向與正交支路的輸出分別為

其中，Δφ為輸入信號和本地NCO信號的瞬時相位差，則同向、正交支路與輸入BPSK信號通過乘法器相乘后的兩路輸出分別為

經(jīng)過LPF濾除高頻分量后，可得到

其中，A為低通濾波器帶來的常數(shù)增益。PD采用求反正切值的方式，其輸出為

式（8）表明，NCO的輸入是受Δφ控制的，環(huán)路濾波器輸出為跟蹤Δφ提供了所需的誤差控制電壓。Costas環(huán)路尚未鎖定之時，θe（t）控制NCO的頻率、相位，不斷向減小跟蹤誤差的方向調(diào)整，直至跟蹤上輸入信號的載波頻率。環(huán)路鎖定后，Δφ很小，故從同向或正交支路可獲得解調(diào)信息。

2 數(shù)字Costas環(huán)功能部件及參數(shù)設(shè)計

在筆者所從事的工程項目中，硬件平臺采用成都傅里葉公司生產(chǎn)的FFT-SDR-V4軟件無線電處理平臺，F(xiàn)PGA芯片為Xilinx Virtex-4，集成開發(fā)環(huán)境為Xilinx ISE8.2i，開發(fā)語言為Verilog。試驗數(shù)據(jù)為從一段正弦波抽取若干點，經(jīng)過擴頻后再經(jīng)過BPSK調(diào)制的50 MHz中頻信號，經(jīng)過處理平臺40 MHzA/D采樣后載頻變?yōu)?0 MHz，SNR=35 dB。環(huán)路各模塊工作的時鐘頻率為20 MHz。

2.1 NCO設(shè)計

本地NCO采用DDS原理設(shè)計，DDS（直接數(shù)字頻率合成）是一種新的頻率合成技術(shù)，具有頻率分辨率高、頻率轉(zhuǎn)換速度快且相位連續(xù)、輸出信號精度高等優(yōu)點。其結(jié)構(gòu)如圖2所示：

圖2 NCO結(jié)構(gòu)圖Fig.2 Structure chart of NCO

具體實現(xiàn)采用ISE8.2i自帶IP Core。輸入數(shù)據(jù)位寬為32位，輸出數(shù)據(jù)位寬為8位。由于使用1個通道進行相位累加，故地址控制字為00000，相位累加器位寬為32位，故NCO的頻率分辨率為0.009 Hz。頻率控制字計算如下

其中，fout=10 MHz為NCO的輸出頻率，N=32為累加器位寬，fclk=40 MHz為輸入?yún)⒖紩r鐘頻率，故Δθ′=1 073 741 824。本文使用可編程NCO，通過可變頻率控制字跟蹤輸入信號的載波頻率，故NCO最終的頻率控制字為Δθ=Δθ′+Δφ（Δφ為鑒相結(jié)果）。

2.2 乘法器設(shè)計

主要完成輸入AD信號與NCO輸出的兩路正交信號相乘，如式（4）和式（5）所示，為低通濾波和鑒相作準(zhǔn)備。具體實現(xiàn)采用ISE8.2i自帶IP Core。該乘法器為有符號乘法器，且是一級流水。一個輸入是14位，另一個輸入是8位，輸出為22位。為了降低運算量，將輸出結(jié)果截取為14位，且截取位可控。

2.3 LPF設(shè)計

主要濾除高頻分量和帶外噪聲，最后得到如式（6）和式（7）結(jié)果。具體實現(xiàn)采用集成開發(fā)環(huán)境XilinxY ISE8.2i自帶FIR濾波器 IP Core。濾波器系數(shù)由Matlab仿真生成后載入IP核，系數(shù)位寬為16位，大小為[-159，-53，727，572，-1 783，-1 999，5 066，14 148，14 148，5 066，-1 999，-1 783，572，727，-53，-159]，階數(shù)為16階。濾波器輸出數(shù)據(jù)可由相關(guān)控制字控制其輸出大小。

2.4 PD設(shè)計

根據(jù)式（6）、式（7）特點，一般采用相乘的方式得出 sin（2Δφ）的乘積項，再用 2Δφ 近似代替 sin（2Δφ）的方式實現(xiàn)鑒相。而本文根據(jù)上式特點，采用求其反正切值的方式直接求出鑒相誤差，如式（8）所示，鑒相精度較高。具體硬件實現(xiàn)采用ISE8.2i自帶反正切值IP Core。由于反正切值僅在第1、3象限內(nèi)，因此硬件實現(xiàn)時采用相位校正，通過最高位符號判別確定修正量，將鑒相結(jié)果修正到[-π/2，π/2]之間。

2.5 LF設(shè)計

環(huán)路濾波器是一種具有低通特性的濾波器，其的主要作用就是抑制環(huán)路帶外噪聲，穩(wěn)定環(huán)路的跟蹤過程，而且對環(huán)路的捕獲帶寬和速度也有很大的影響，因此環(huán)路濾波器是數(shù)字鎖相環(huán)設(shè)計中的一個非常重要的環(huán)節(jié)。二階數(shù)字環(huán)路濾波器在直流增益為無窮大而頻偏為常數(shù)的情況下，可以實現(xiàn)0穩(wěn)態(tài)相位誤差和頻率誤差，故使用之。

通過雙線性變換，可得到二階環(huán)路濾波器的數(shù)字域傳遞函數(shù)

式（10）中，c1、c2為濾波器的環(huán)路參數(shù)，對應(yīng)環(huán)路濾波器的數(shù)字模型如圖3所示。

圖3 環(huán)路濾波器數(shù)字模式Fig.3 Digital pattern of loop filter

取環(huán)路固有頻率ωn=2π×1 000，阻尼因數(shù)ξ=0.707，離散采樣間隔 Ts=1/400 kHz，將 c1、c2左移 15位再取整得c1=719、c2=7，為了硬件實現(xiàn)方便，暫取c1=512、c2=8。

將以上各部分串聯(lián)起來便組成了一個具體的鎖相環(huán)路，如圖4所示。其中的控制字說明如下：

圖4 硬件實現(xiàn)過程Fig.4 Process of hardware implemention

dsp_config[31]：控制環(huán)路參數(shù)c2的大小。

dsp_config[30]：控制鑒相器的鑒相方式為反正切方式還是反余切方式。

dp_config[26：24]：3 位控制字，8 種工作方式，調(diào)整環(huán)路靈敏度。

phase_w：鑒相器的輸出結(jié)果。

phase_com：經(jīng)過相位校正后的輸出結(jié)果。

phase_lf：經(jīng)過環(huán)路濾波后的輸出結(jié)果。

圖1中的環(huán)路抽取通過一個3位計數(shù)器count_50控制實現(xiàn)，同時count_50還為各個模塊預(yù)留充足的數(shù)據(jù)處理時間。當(dāng)count_50=0時，鑒相數(shù)據(jù)I_dat和Q_dat的最高位分別進行兩次移位寄存，當(dāng)count_50=4時，對鑒相結(jié)果進行相位校正；當(dāng)count_50=5、6時，進行環(huán)路濾波。整個處理過程，既保證各個模塊有充足的數(shù)據(jù)處理時間，又對環(huán)路數(shù)據(jù)進行了8倍抽取，使環(huán)路的數(shù)據(jù)率降為5 Mbps。

3 ChipScope Pro觀測FPGA內(nèi)部信號

用于同步的數(shù)據(jù)長度為16 384 bit，工作時鐘為20 MHz，故環(huán)路能在819us時間內(nèi)完成鎖定。當(dāng)環(huán)路鎖定后，很小，由式（6）和式（7）可知，I路解調(diào)輸出結(jié)果應(yīng)該遠(yuǎn)遠(yuǎn)大于Q路解調(diào)輸出結(jié)果。使用ChipScope Pro在線、實時讀出FPGA內(nèi)部的I、Q兩路信號，在筆者從事的工程項目中，如果環(huán)路鎖定，則接收端亦能穩(wěn)定解調(diào)出發(fā)射端的信號。圖5為使用ChipScope Pro觀察I、Q兩路信號的結(jié)果。

圖5中幅度較高的包絡(luò)表示I路信號，幅度較低的包絡(luò)表示Q路信號，I路輸出遠(yuǎn)遠(yuǎn)大于Q路輸出，圖6顯示環(huán)路未鎖定時的情形。圖7中幅度較低的曲線表示phase_tmp引腳輸出，幅度較高曲線表示引腳phase_lf輸出，具體引腳含義如圖4所示，兩路輸出鑒相誤差接近于0。為了進一步驗證解調(diào)是否正確，將解調(diào)后的0中頻信號再調(diào)制至40 M，用示波器觀察其輸出波形，由圖8可知，輸出波形穩(wěn)定且與發(fā)射信號波形一致，表明鎖相環(huán)路鎖定，且工作穩(wěn)定。

為了驗證環(huán)路設(shè)計的正確性，本文還用Matlab模擬仿真整個環(huán)路的硬件實現(xiàn)過程，其仿真結(jié)果如圖9、圖10所示。

由圖9可知，I路輸出結(jié)果遠(yuǎn)大于Q路輸出結(jié)果，由圖10可知，環(huán)路濾波器輸出包絡(luò)穩(wěn)定，表明鑒相誤差已經(jīng)收斂，環(huán)路鎖定。由于Matlab仿真沒有進行位截取，故其輸出值遠(yuǎn)大于實際硬件實現(xiàn)值，從而證明硬件設(shè)計的正確性。

4 結(jié)語

本文采用求反正切值的方式進行鑒相，鑒相精度高。各主要模塊主要采用ISE8.2i中自帶IP core實現(xiàn)，一方面具體硬件實現(xiàn)時簡單方便，另一方面，由于FPGA的可重配置性，使得采用FPGA設(shè)計十分靈活，根據(jù)鎖定情況隨時修改環(huán)路參數(shù)，以達(dá)到最佳鎖定效果。試驗結(jié)果表明，該鎖相環(huán)路設(shè)計合理。

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