陳 勇,王 冰,孫 龍

摘 要:數(shù)字射頻存儲(chǔ)器(DRFM)是現(xiàn)代雷達(dá)對(duì)抗中的重要部件,在電子對(duì)抗領(lǐng)域已得到廣泛應(yīng)用。首先簡(jiǎn)要介紹射頻存儲(chǔ)器的工作原理,接著給出一種數(shù)字射頻存儲(chǔ)器的硬件實(shí)現(xiàn)。鑒于寬瞬時(shí)帶寬、高精度計(jì)算的需要,整個(gè)DRFM分為三部分來(lái)設(shè)計(jì):高速數(shù)據(jù)采集、信號(hào)處理單元和高速DAC單元。最后指出工程實(shí)現(xiàn)中的幾點(diǎn)注意事項(xiàng)。該DRFM已成功應(yīng)用于某型號(hào)產(chǎn)品上,事實(shí)證明了該設(shè)計(jì)的可靠性、合理性。

關(guān)鍵詞:DRFM;電子對(duì)抗;可編程邏輯器件;SAR

中圖分類號(hào):TP368.1文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2009)12-111-04

Design of Digital Radio Frequency Memory

CHEN Yong,WANG Bing,SUN Long

(East China Research Institute of Electronic Engineering,Hefei,230031,China)

Abstract:Digital Radio Frequency Memory(DRFM)is the key element for modern rader jamming,and gets abroad application in electronic countermeasure domain.The working principle of DRFM and realization of the hardware are introduced.Considering its wideband simultanous bandwidth and need of the high precision computation,the DRFM is composed of high speed data acquisition,signal process unit and high speed DAC unit.Some notes in practice application are given.This DRFM is now working on a project successfully,which prove rationality and reliability of the design.

Keywords:DRFM;electronic countermeasure;FPGA;SAR

0 引 言

現(xiàn)代電子戰(zhàn)孕育了DRFM的誕生,數(shù)字射頻存儲(chǔ)器是一種對(duì)射頻信號(hào)采樣、存儲(chǔ)、運(yùn)算然后轉(zhuǎn)發(fā)的電子部件。DRFM對(duì)樣本信息保存下來(lái)后,根據(jù)需要加入調(diào)制信息;再通過(guò)高速DAC轉(zhuǎn)發(fā)出去,實(shí)現(xiàn)對(duì)目標(biāo)的有效干擾。隨著大規(guī)模集成電路、微波集成電路的高速發(fā)展,數(shù)據(jù)采集和波形產(chǎn)生的工作帶寬已越來(lái)越寬,信號(hào)處理的速度也越來(lái)越快,這些都使得DRFM的成本大幅降低,而處理能力大大提高,從而得到了更為廣泛的應(yīng)用。

1 基本原理

接收系統(tǒng)將天線下來(lái)的射頻信號(hào)經(jīng)過(guò)放大、濾波、下變頻為中頻信號(hào),高速數(shù)據(jù)采集在基帶或中頻完成模擬信號(hào)的數(shù)字量化,數(shù)據(jù)采集的采樣率決定著DRFM的接收帶寬。數(shù)字樣本信號(hào)被存儲(chǔ)在存儲(chǔ)器中,在需要時(shí)可隨時(shí)讀取出來(lái)并加適當(dāng)?shù)奶幚?然后由高速數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào),再經(jīng)激勵(lì)上變頻變頻到所需頻段,釋放有效干擾,其基本組成框圖如圖1所示。

圖1 DRFM基本組成框圖

2 硬件設(shè)計(jì)

考慮到所需設(shè)計(jì)的DRFM帶寬寬,存儲(chǔ)容量大,信號(hào)處理運(yùn)算量大,整個(gè)DRFM分為高速數(shù)據(jù)采集、信號(hào)處理單元、干擾波形(高速D/A)3部分,且來(lái)分開設(shè)計(jì)。數(shù)據(jù)采集和信號(hào)處理單元的數(shù)據(jù)傳輸采用光纖傳輸方式,信號(hào)處理單元和干擾波形之間的通信采用TS101的LINK口傳輸方式。

2.1 高速數(shù)據(jù)采集的設(shè)計(jì)

高速數(shù)據(jù)采集完成對(duì)正交的基帶I,Q基帶信號(hào)進(jìn)行模/數(shù)轉(zhuǎn)換、存儲(chǔ),再以光纖傳輸方式將樣本信息送給后續(xù)信號(hào)處理單元。模/數(shù)轉(zhuǎn)換芯片是數(shù)據(jù)采集的核心器件,這里采用Atmel公司的ADC芯片AT84AD001,其為采樣率1 GHz、分辨率為8 b的雙路ADC,輸入電平峰峰值500 mV,16路LVDS電平輸出和FPGA接口。FPGA采用Altera公司的EP2S90F1020。它集成了數(shù)百對(duì)差分管腳和大量的普通I,Q腳,方便與ADC和片外SRAM接口。其片內(nèi)豐富的PLL資源使得時(shí)鐘的產(chǎn)生變得更加容易。片外大容量的片外存儲(chǔ)器(GS864436)保證了樣本的海量存儲(chǔ)。GS864436是總線速度高達(dá)200 MHz的SRAM,每片容量為2 M×32 b。由于ADC的采樣率為1 GHz,就單路I來(lái)降數(shù)據(jù)率為1GHz×8 b,如此高的數(shù)據(jù)率顯然難以直接和SRAM接口。數(shù)據(jù)將在FPGA被降速為125 MHz×64 b后再送到SRAM中。因此實(shí)際應(yīng)用中2片存儲(chǔ)器拼接為64 b后用來(lái)存儲(chǔ)I路數(shù)據(jù),2片存儲(chǔ)Q路數(shù)據(jù)。和信號(hào)處理單元接口的光纖采用Agilent公司的2.5 Gb/s光模塊。該光模塊為雙向光纖,一個(gè)通道發(fā)送數(shù)據(jù),一個(gè)通道接收。其原理框圖如圖2所示。

圖2 高速數(shù)據(jù)采集原理框圖

2.2 信號(hào)處理單元設(shè)計(jì)

干擾算法的復(fù)雜性決定了信號(hào)處理總的運(yùn)算量是巨大的。目前極少有獨(dú)立的運(yùn)算處理單元能夠滿足系統(tǒng)處理能力的要求,因此如何構(gòu)建一個(gè)并行處理系統(tǒng)是解決大運(yùn)算能力的一個(gè)必要需求,在并行處理技術(shù)中如何協(xié)調(diào)組織各個(gè)處理單元并行工作是設(shè)計(jì)的一個(gè)難點(diǎn)所在。

信號(hào)處理單元包括6塊TS板、1塊光纖接口板、1塊CPU板以及2塊CPCI底板組成。光纖接口板負(fù)責(zé)接收數(shù)據(jù)采集送來(lái)的樣本信號(hào),再經(jīng)過(guò)機(jī)箱的總線傳把數(shù)據(jù)傳輸給各塊DSP板,DSP板對(duì)樣本作相關(guān)處理后,通過(guò)LINK口方式把產(chǎn)生的干擾信號(hào)送到D/A板。

作為信號(hào)處理單元的核心部件DSP板,其選擇應(yīng)滿足實(shí)時(shí)性,大存儲(chǔ),高數(shù)據(jù)帶寬的基本要求,同時(shí)應(yīng)具備易于多板卡互連的接口。因此考慮以TS101為DSP運(yùn)算單元的通用信號(hào)處理板,該板卡主要性能如下:

(1) 單板處理能力。

由4 片內(nèi)核時(shí)鐘為300 MHz的TigerSHARC-TS101組成,總處理能力可提供7.2 GFLOPs浮點(diǎn)處理能力;外總線時(shí)鐘為75 MHz。

(2) 系統(tǒng)接口及數(shù)據(jù)帶寬。

4 片TS101 之間緊耦合互連,構(gòu)成一個(gè)處理簇,簇內(nèi)總帶寬2 GB/s;DSP簇對(duì)外提供8 個(gè)Link 用于板間互連,每通道125 MB/s,板間總帶寬1 GB/s;CPCI 標(biāo)準(zhǔn)總線,33/66 MHz、32/64 b PCI 接口;支持2個(gè)ePMC 背板,提供33/66 MHz,32/64 b PMC 接口;32 b自定義總線,可以為后插板提供數(shù)據(jù)傳輸;定時(shí)同步總線,可以保證處理機(jī)內(nèi)所有板卡的硬件同步和時(shí)鐘同步。

(3) 存儲(chǔ)容量。

每個(gè)TS101 片內(nèi)帶有6 Mb SRAM,4 片TS101 共享SDRAM最高2 GB,另外有2～4 MB ZBTSRAM內(nèi)存。信號(hào)處理單元系統(tǒng)結(jié)構(gòu)如圖3所示。

圖3 信號(hào)處理單元結(jié)構(gòu)示意圖

圖4為頻偏100 MHz信號(hào)經(jīng)過(guò)接收機(jī)變頻、基帶解調(diào)為I,Q信號(hào),再經(jīng)過(guò)數(shù)據(jù)采集量化、存儲(chǔ)、光纖傳輸后,在光纖接口板上所測(cè)的各項(xiàng)性能指標(biāo)。圖中可以看到:A/D的SNR為37.2 dB,鏡像抑制度為33.55 dB,A/D有效位數(shù)達(dá)6.12 b。上述指標(biāo)證明了接收機(jī)及高速數(shù)據(jù)采集設(shè)計(jì)的正確性。

圖4 100 MHz點(diǎn)頻信號(hào)測(cè)試結(jié)果圖

2.3 干擾波形(高速DAC)設(shè)計(jì)

干擾波形通過(guò)LINK口接收信號(hào)處理DSP板卡發(fā)送過(guò)來(lái)的基帶I,Q數(shù)據(jù),并用片外SRAM對(duì)數(shù)據(jù)進(jìn)行乒乓存儲(chǔ);存儲(chǔ)后干擾波形根據(jù)系統(tǒng)要求對(duì)基帶I,Q數(shù)據(jù)進(jìn)行數(shù)/模轉(zhuǎn)換,數(shù)/模轉(zhuǎn)換后的基帶模擬信號(hào)通過(guò)運(yùn)放進(jìn)行分路,一路I,Q信號(hào)送調(diào)制器,另一路I,Q信號(hào)用于自測(cè)。FPGA采用Altera公司的EP2S90F1020,接收DSP數(shù)據(jù)的LINK口在FPGA內(nèi)部實(shí)現(xiàn)。兩片SRAM采用GS864436,用作基帶數(shù)據(jù)的緩存。高速DAC采用富士通800 MHz,14 b分辨率高速DAC。其原理組成和實(shí)物如圖5所示。

圖5 干擾波形原理框圖

圖6 干擾波形、數(shù)據(jù)采集、DSP板卡實(shí)物圖

3 SAR干擾信號(hào)的產(chǎn)生

鑒于該項(xiàng)目的主要試驗(yàn)對(duì)象為機(jī)載SAR,就SAR干擾信號(hào)的產(chǎn)生過(guò)程作簡(jiǎn)單介紹。SAR回波的數(shù)學(xué)模型如下:

s(r,x)=[σ(r,x)Wr(r)猦1(r,x)]猦2(r)(1)

式中:σ(r,x)為目標(biāo)二維反射特性;Wr(r)為SAR發(fā)射信號(hào)距離向天線方向圖;h1(r,x)為方位響應(yīng)函數(shù),其為距離r和方位x的二維函數(shù);h2(r,x)為距離響應(yīng)函數(shù),其為距離r的一維函數(shù),與方位x無(wú)關(guān)。

可見,SAR回波信號(hào)可表示為目標(biāo)散射特性σ(r,x)乘以距離向天線方向圖Wr(r);再相繼與兩個(gè)脈沖響應(yīng)函數(shù)h1(r,x)和h2(r,x)的卷積。這就是SAR模擬回波產(chǎn)生的二維卷積算法。二維卷積算法可用于欺騙干擾信號(hào)的產(chǎn)生,這時(shí)還需要根據(jù)SAR平臺(tái)運(yùn)動(dòng)參數(shù)、平臺(tái)與干擾站的相對(duì)位置進(jìn)行必要的多普勒補(bǔ)償。

二維卷積法具體實(shí)現(xiàn)算法如下:

假設(shè)干擾信號(hào)是場(chǎng)景分布函數(shù)σ(t∧,tm),其中t∧是距離向快時(shí)間;tm是方位向慢時(shí)間。距離走動(dòng)量ΔR(tm)為:

ΔR(tm)=λfadtm(2)

式中:λ為信號(hào)波長(zhǎng);fad為多普勒中心頻率。

距離向的參考函數(shù)可以表示為:

srefr()=exp(jπkr2)(3)

式中:調(diào)頻斜率kr=B/Tp;B為距離向信號(hào)的帶寬;Tp為距離向信號(hào)時(shí)寬。

距離向欺騙干擾的實(shí)現(xiàn)是對(duì)距離向信號(hào)進(jìn)行卷積處理,即:

s(t∧,tm)=IFFT{FFT[σ(t∧,tm)]?

FFT[srefr(t∧,tm)]exp[j4πΔR(tm)λ]}(4)

接下來(lái)獲得方位向欺騙干擾信號(hào),方位匹配函數(shù)可以寫為:

srefa(tm)=exp{jπfart2m}(5)

式中:far為多普勒調(diào)頻斜率。

由于有斜視角引起多普勒中心不為零,對(duì)方位時(shí)域數(shù)據(jù)作相位補(bǔ)償,補(bǔ)償?shù)南辔缓瘮?shù)是:

exp{2πfadtm}(6)

方位向欺騙干擾的實(shí)現(xiàn)是對(duì)方位向信號(hào)進(jìn)行卷積處理,即:

s′(t∧,tm)=exp(2πfadtm)?

IFFT{FFT[s(t∧,tm)]FFT[srefa(tm)]}(7)

經(jīng)過(guò)二維卷積處理之后,可獲得對(duì)應(yīng)場(chǎng)景的干擾信號(hào)s′(t∧,tm)。

圖7 SAR欺騙干擾信號(hào)產(chǎn)生流程圖

4 硬件設(shè)計(jì)注意事項(xiàng)

整個(gè)DRFM模塊工作的頻率很高,設(shè)計(jì)時(shí)應(yīng)該嚴(yán)格按照高速電路的設(shè)計(jì)原則處理每一個(gè)細(xì)節(jié)。

4.1 時(shí)鐘的設(shè)計(jì)

時(shí)鐘電路設(shè)計(jì)的好壞直接影響高速電路的工作性能。為了防止高速時(shí)鐘受到外界干擾或向外輻射干擾,需要把時(shí)鐘的電源和地與其他的電源、地分開。差分信號(hào)可以有效的防止干擾,把送入的時(shí)鐘轉(zhuǎn)換為差分的LVDS或ECL等電平后再使用,可以有效提高時(shí)鐘質(zhì)量。板上送到不同地方而又有相位要求的兩個(gè)時(shí)鐘,例如送到兩路ADC的時(shí)鐘,走線要等長(zhǎng),并控制好阻抗。

4.2 電源和地的噪聲

在高速電路中30%以上的噪聲來(lái)自電源和地。對(duì)于一個(gè)印制板,電源、地和過(guò)孔構(gòu)成了整個(gè)電源分布系統(tǒng)。板上的大量器件同時(shí)開關(guān)時(shí)需要較大的瞬時(shí)電流,這將會(huì)帶來(lái)電源和地的波動(dòng),從而引入干擾。去耦是解決電源地噪聲的有效方法,把合適的電容放置在器件的管腿附近進(jìn)行濾波,可以提高電源穩(wěn)定性。如果板上空間允許,可以放置盡量多的電容。該系統(tǒng)中的高速數(shù)據(jù)采集和光纖接口板采用光纖傳輸方式,光纖傳輸速率高,對(duì)電源比較敏感,需單獨(dú)用穩(wěn)壓塊提供供電,和其他3.3 V電分開。

4.3 信號(hào)的走線

關(guān)鍵信號(hào)盡量走在頂層或底層,這樣容易控制阻抗并且可以避免過(guò)孔影響信號(hào)完整性。需要時(shí)用地線包住信號(hào)線,屏蔽干擾。過(guò)孔之間避免太近,容易引起互擾。盡量使同一層面信號(hào)線網(wǎng)的參考層面為地層,切勿以主要層面為電源層。

5 結(jié) 語(yǔ)

主要介紹了DRFM的硬件實(shí)現(xiàn)。其高速數(shù)據(jù)采集和寬帶波形產(chǎn)生保證了系統(tǒng)的大瞬時(shí)帶寬,6塊并行DSP處理板使得系統(tǒng)具有極強(qiáng)的信息處理能力,便于相干干擾、噪聲壓制干擾等不同干擾樣式的產(chǎn)生。大的存儲(chǔ)容量使得系統(tǒng)可以保存脈寬很寬的樣本信息。鑒于該DRFM由三部分組成,體積較大,數(shù)據(jù)中間傳輸過(guò)程較多。以后設(shè)計(jì)應(yīng)該考慮模塊化,小型化,方便調(diào)試。該設(shè)計(jì)已成功運(yùn)用在某型號(hào)產(chǎn)品上,事實(shí)證明了其可靠性和穩(wěn)定性。

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