孫美玲，侯 蕊，郭 勇，魯 姸秦皇島職業(yè)技術(shù)學(xué)院，河北 秦皇島 066100

隨著CPLD/FPGA等數(shù)字可編程器件的出現(xiàn)，他們可以解決傳統(tǒng)電子設(shè)計不能完成的任務(wù)。利用CPLD來實現(xiàn)出租車計費器，可行性很高，而且電路簡單，大大減少外圍器件，可以用軟件完全仿真，靈活度高，可以設(shè)計一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的FPGA或CPLD芯片上通用。

1 Mars-EDA-S實驗主板

本設(shè)計采用了 Mars-EDA-S實驗主板，其核心芯片是Altera公司的 EPM3256ATC144-7芯片。板上具有如下資源：主芯片：EPM3256ATC144-7，有源晶振:40MHz；復(fù)位芯片：STC811，支持復(fù)位手動輸入，支持JTAG下載模式。核心板可以作為原型板，用戶可以根據(jù)自己需要自行擴(kuò)展。

2 出租車計費器系統(tǒng)設(shè)計概述

基于CPLD設(shè)計的出租車自動計費器，計費包括起步價、行車?yán)锍逃嬞M、等待時間計費3部分，用三位數(shù)碼管顯示總金額，最大值為99.9元。起步價為5.0元，3km之內(nèi)按起步價計費，超過3km的，每1km增加1元，等待時間單價為每分鐘0.1元。用兩位數(shù)碼管顯示總里程，最大值為99km，用兩位數(shù)碼管等待時間，最大值為99min。系統(tǒng)框圖如圖1所示。

圖1 出租車自動計費器系統(tǒng)框圖

2.1 分頻模塊

由于EPM3256ATC144-7芯片的時鐘頻率為40MHz，而主控模塊所用頻率為1Hz，必須經(jīng)過分頻才能使得EPM3256ATC144-7芯片與程序匹配。

//分頻

/*信號定義：

clk_in：輸入時鐘信號：大小為40MHz；

clk：輸出時鐘信號；大小為1Hz；*/

2.2 主控模塊

在主控模塊中，設(shè)置撥碼開關(guān)m控制led燈使系統(tǒng)顯示出租車的當(dāng)前狀態(tài)，當(dāng)led燈亮?xí)r開始計程，計費顯示起步價5元，3km之內(nèi)為起步價，即300個clk之內(nèi)為起步價，以后每1km增加1元，即每10個clk增加0.1元；led燈滅時開始記等待時間，每分鐘計費增加0.1元，即每60個clk增加0.1元。

2.3 系統(tǒng)頂層設(shè)計

整個系統(tǒng)采用自頂向下，模塊化設(shè)計理念，將整個系統(tǒng)設(shè)計為3個模塊，分別為分頻模塊（clock_send）、顯示模塊(sel)、主控模塊(ntaxi)。最底層子模塊用Verilog HDL編寫，在MAX+plusⅡ環(huán)境下對每個底層模塊程序進(jìn)行編譯，仿真，然后再將各個模塊連接起來，圖形法逐級形成頂層模塊，最終的整個系統(tǒng)頂層。

圖2 出租車計費器系統(tǒng)頂層設(shè)計

該設(shè)計在Mars—EDA—S實驗板上用到了七位數(shù)碼管、一個撥碼開關(guān)和一個led燈和復(fù)位鍵。用三位數(shù)碼管顯示計費金額，用兩位數(shù)碼管顯示等待時間，用兩位數(shù)碼管顯示行駛里程。當(dāng)撥碼開關(guān)處于on狀態(tài)時，led燈亮，出租車計費器開始計程和計費。當(dāng)撥碼開關(guān)處于off狀態(tài)時，led燈滅，出租車計費器開始計等待時間和計費。按下復(fù)位鍵計費器顯示起步價。

3 需改進(jìn)的地方

此出租車計費器能夠?qū)崿F(xiàn)計程、計等待時間和計費功能，還可以實現(xiàn)以下功能：

1）增加計價標(biāo)準(zhǔn)設(shè)定功能。通過設(shè)計此功能模塊可以使得計價標(biāo)準(zhǔn)設(shè)計更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需要，白天和黑夜可實行不同的計費標(biāo)準(zhǔn)，不同車型的出租車也可執(zhí)行不同的計費標(biāo)準(zhǔn)，并可根據(jù)油價的變化實行適當(dāng)?shù)馗淖冇嬞M標(biāo)準(zhǔn)。

2）限速功能。如果出租車超速發(fā)出報警聲，提示司機(jī)減速行駛。

3）靜態(tài)顯示計時功能，空車使用點陣顯示“空”字。

4 結(jié)論

采用傳統(tǒng)的電路原理圖輸出法進(jìn)行設(shè)計時，具有設(shè)計周期長，需要專門的設(shè)計工具，以及手工布線等缺陷。與之相比，使用語言描述的形式，則大大縮短了開發(fā)周期，減少了開發(fā)難度，總之，Verilog HDL有著類似C語言的風(fēng)格，易于學(xué)習(xí)和掌握，用Verilog HDL等硬件描述語文進(jìn)行數(shù)字系統(tǒng)的設(shè)計是當(dāng)前EDA發(fā)展的趨勢，也是一種具有廣闊前景的集成電路開發(fā)工具。在具體的EDA教學(xué)過程中，除了要培養(yǎng)學(xué)生在電路功能實現(xiàn)方而的能力，還需要培養(yǎng)工程實用問題的解決能力。

[1]侯繼紅，李向東.EDA實用技術(shù)教程.中國電力出版社，2004.

[2]李洋.EDA技術(shù)實用教程.機(jī)械工業(yè)出版社，2004.

[3]劉艷萍，高振斌，李志軍.EDA實用技術(shù)及應(yīng)用.國防工業(yè) 出版社，2006.