摘 要:介紹了基于MSI可編程計數(shù)器74LS161的時序邏輯電路設計技術(shù)，目的是探索MSI可編程計數(shù)器實現(xiàn)一般時序邏輯電路的擴展應用方法，即以計數(shù)器Q3，Q2，Q1，Q0端的代碼組合表示時序邏輯電路的各個狀態(tài)，由輸入變量控制計數(shù)器的EP，ET及LD端，綜合利用計數(shù)、置數(shù)、保持功能，使計數(shù)器的狀態(tài)變化滿足所要求的時序，用計數(shù)功能實現(xiàn)“次態(tài)=現(xiàn)態(tài)+1”的二進制時序關(guān)系，用置數(shù)功能實現(xiàn)“次態(tài)=預置數(shù)”的非二進制時序關(guān)系，用保持功能實現(xiàn)“次態(tài)=現(xiàn)態(tài)”的自循環(huán)時序關(guān)系。所述方法的創(chuàng)新點是提出了MSI可編程計數(shù)器改變應用方向的邏輯修改方法。

關(guān)鍵詞:可編程計數(shù)器; 二進制時序; 非二進制時序; 邏輯設計

中圖分類號:TN79 文獻標識碼:A

文章編號:1004-373X(2010)11-0167-04

Design of Sequential Logic Circuits Based on Programmable Counter

REN Jun-yuan

(Department of Physics， Bohai University， Jinzhou 121000， China)

Abstract: The design technique of the sequential logic circuits based on MSI programmable counter 74LS161 is presented. The purpose is to investegate a common method to realize the sequential logic circuits. In thedesign， the code combination of Q3， Q2， Q1 and Q0 is taken to denote the states of the sequential logic circuit， the input variables are adopted to control the EP， ET andports of LD， and the data-setting， counting and keeping functions are used to allow the change of the counter state to meet the requirement of the sequence， which means that the counting function is used to realize the binary sequential relation(″next state=present state+1″)， the data-setting function is used to achieve the non-binary sequential relation(″next state=setting data″)， and the keeping function is used to carry out the self-looping sequential relation(″next state=present state″). This is a new method for MSI programmable counter to change its application direction.

Keywords: programmable counter; binary sequence; non-binary sequence; logic design

0 引 言

各種MSI中規(guī)模數(shù)字集成電路都有自己的主要特性和應用目標，如果進行非常規(guī)使用，則改變它的使用方向，就可進一步發(fā)揮其功能和作用。擴展專用集成電路的應用領(lǐng)域是一項有實際意義的研究。本文研究了MSI可編程計數(shù)器改變應用方向的邏輯修改方法及時序邏輯電路的設計技術(shù)。

1 基本原理

74LS161是可編程中規(guī)模同步4位二進制加法計數(shù)器，圖1為其圖形符號[1-10]。其中，Q3，Q2，Q1，Q0為計數(shù)狀態(tài)輸出端;C為進位輸出端;EP，ET為計數(shù)控制端;LD為預置數(shù)控制端;D3~D0為預置數(shù)輸入端;RD為異步置零控制端;CP為計數(shù)脈沖輸入端。

圖1 74LS161可編程計數(shù)器圖形符號

表1為可編程計數(shù)器74LS161的功能表[1-10] 。

表1 74LS161可編程計數(shù)器的功能表

輸 入

RD

LDEPETCPD3D2D1D0

輸 出

Q3Q2Q1Q0

邏輯功能

0××××××××0000置零

10××↑ d3 d2d1d0d3d2d1d0預置數(shù)

1111↑××××二進制加法計數(shù)計數(shù)

110××××××保持保持

11×0×××××保持(C=0)保持

由表1可知，在RD=1條件下，74LS161可編程計數(shù)器由EP，ET及LD控制具有計數(shù)、預置數(shù)和保持三種功能。

用74LS161可編程計數(shù)器Q3Q2Q1Q0端的代碼組合表示時序邏輯電路的各個狀態(tài)，由輸入變量控制EP，ET及LD端，綜合利用計數(shù)、置數(shù)、保持功能，使計數(shù)器的狀態(tài)變化滿足所要求的時序，即用計數(shù)功能實現(xiàn)“次態(tài)=現(xiàn)態(tài)+1”的二進制時序關(guān)系，用預置數(shù)功能實現(xiàn)“次態(tài)=預置數(shù)”的非二進制時序關(guān)系，用保持功能實現(xiàn)“次態(tài)=現(xiàn)態(tài)”的自循環(huán)時序關(guān)系，可實現(xiàn)一般時序邏輯電路[1]。

1.1 可編程計數(shù)器狀態(tài)轉(zhuǎn)換對控制函數(shù)的要求

由表1所示的功能表，可確定74LS161可編程計數(shù)器各種狀態(tài)轉(zhuǎn)換時對控制函數(shù)的要求，如表2所示。

表2 74LS161可編程計數(shù)器不同狀態(tài)轉(zhuǎn)換對控制函數(shù)的設置要求

現(xiàn)態(tài) Qn3Qn2Qn1Qn0

次態(tài) Qn+13

Qn+12

Qn+11

Qn+10

控制函數(shù)設置說 明

Qn3Qn2Qn1Qn0

Qn3Qn2Qn1Qn0+1EP=ET=1LD=1

無輸入變量作用按二進制時序進行狀態(tài)轉(zhuǎn)換。

Qn3Qn2Qn1Qn0

Qn3Qn2Qn1Qn0+1

EP=ET=×

LD=0

無輸入變量作用，按非二進制時

序轉(zhuǎn)換到預置狀態(tài)D3D2D1D0。

Qn3Qn2Qn1Qn0M/

Qn3Qn2Qn1Qn0+1

EP=ET=M

LD=1

輸入變量M=1有效時按二進制時

序進行狀態(tài)轉(zhuǎn)換;M=0無效時狀

態(tài)不變。

Qn3Qn2Qn1Qn0M/

D3D2D1D0

EP=ET=0

LD=M

輸入變量M=1有效時按非二進制

時序轉(zhuǎn)換到預置狀態(tài)D3D2D1D0;

M=0無效時狀態(tài)不變。

Qn3Qn2Qn1Qn0

M1/ 

M2/

Qn3Qn2Qn1Qn0+1

D3D2D1D0

EP=ET=M1

LD=M2

輸入變量M1=1有效時按二進制時序

進行狀態(tài)轉(zhuǎn)換;M2=1有效時按非二

進制時序轉(zhuǎn)換到預置狀態(tài)D3D2D1D0;

M1，M2均無效時狀態(tài)不變。

1.2 基于可編程計數(shù)器時序邏輯電路的基本形式

用1個74LS161可編程計數(shù)器和2個16選1數(shù)據(jù)選擇器可構(gòu)成多輸入時序邏輯電路的基本形式[1]，如圖2所示。

圖2 74LS161可編程計數(shù)器和16選1數(shù)據(jù)選擇器

構(gòu)成多輸入時序電路的基本形式

圖2中，74LS161計數(shù)器的現(xiàn)態(tài)輸出Qn3~Qn0作為數(shù)據(jù)選擇器的選擇控制變量，數(shù)據(jù)選擇器的Y輸出作為74LS161可編程計數(shù)器的EP，ET計數(shù)控制信號及LD預置數(shù)控制信號，數(shù)據(jù)選擇器的輸入端D0~D15作為所構(gòu)成時序網(wǎng)絡的外部信號輸入端。

74LS161可編程計數(shù)器處于不同現(xiàn)態(tài)時通過數(shù)據(jù)選擇器選擇不同的外部輸入信號作用于EP，ET及LD端，對74LS161可編程計數(shù)器的基本工作時序進行修改，在時鐘脈沖CP的作用下，使計數(shù)器的輸出狀態(tài)按所要求的時序關(guān)系進行改變，即可實現(xiàn)狀態(tài)個數(shù)不超過16個的一般時序邏輯電路。

74LS161可編程計數(shù)器的EP，ET及LD控制函數(shù)可寫成如下矩陣形式:

EP=ET=[Qn3 Qn2 Qn1 Qn0]

D0D1D15

(1)

LD=[Qn3 Qn2 Qn1 Qn0]D0D1D15

(2)

如果所實現(xiàn)的時序邏輯電路其狀態(tài)個數(shù)不超過8個，可使用74LS161可編程計數(shù)器的低3位和2個8選1數(shù)據(jù)選擇器進行組合。

如果所實現(xiàn)的時序邏輯電路其狀態(tài)個數(shù)不超過4個，可使用74LS161可編程計數(shù)器的低2位和2個4選1數(shù)據(jù)選擇器進行組合。

由狀態(tài)轉(zhuǎn)換關(guān)系，依表2確定式(1)，式(2)中輸入矩陣的參數(shù)。

1.3 時序邏輯電路的輸出函數(shù)

所設計的時序邏輯電路為Mealy型時，輸出是現(xiàn)態(tài)及輸入變量的函數(shù)，可寫成式(3)所示的矩陣形式并用數(shù)據(jù)選擇器實現(xiàn)，由各狀態(tài)的輸出要求確定式(3)中輸入矩陣的參數(shù)。

Z=[Qn3 Qn2 Qn1 Qn0]D0D1D15

(3)

所設計的時序邏輯電路為Moore型時，輸出僅是現(xiàn)態(tài)的函數(shù):

Z=f(Qn3Qn2Qn1Qn0)

(4)

用卡諾圖化簡求出最簡輸出邏輯表達式，用邏輯門實現(xiàn)。

當每態(tài)對應一個不同的輸出函數(shù)時，可用二進制譯碼器實現(xiàn)輸出函數(shù)。

1.4 基于可編程計數(shù)器時序邏輯電路的設計

一般設計步驟:

(1) 作出狀態(tài)圖

使用MSI可編程計數(shù)器及數(shù)據(jù)選擇器設計時序邏輯電路時，狀態(tài)的簡化通常不會簡化電路結(jié)構(gòu)，一般不進行狀態(tài)簡化，直接使用原始狀態(tài)圖進行設計，可使各個狀態(tài)所表示的含義清楚，電路與所實現(xiàn)的邏輯功能之間的對應關(guān)系較為明確。

(2) 狀態(tài)分配

進行狀態(tài)分配時，盡量使用不需進行預置數(shù)的二進制時序，盡量對非二進制時序作相鄰分配，以利于預置數(shù)的簡化。

(3) 求出EP，ET及LD的矩陣式，用卡諾圖化簡求出預置數(shù)最簡邏輯表達式，求出輸出函數(shù)邏輯表達式。

(4) 畫出邏輯圖。

2 設計舉例

一個同步時序邏輯電路，輸入信號為M1，M2。當M1連續(xù)輸入4個或4個以上的1時，然后M2輸入1個1時，輸出Z為1，M1，M2不同時輸入1。

由設計要求作出原始狀態(tài)圖如圖3所示。其中，S0狀態(tài)表示起始;S1狀態(tài)表示M1輸入了1個1;S2狀態(tài)表示M1輸入了2個1;S3狀態(tài)表示M1輸入了3個1;S4狀態(tài)表示M1輸入了4個或4個以上的1。

圖3 設計舉例的原始狀態(tài)圖

圖3中有S0 ~ S4 共5個狀態(tài)，使用74LS161可編程計數(shù)器的低3位代碼進行狀態(tài)分配，按盡量使用二進制時序的分配原則，狀態(tài)分配關(guān)系為:

S0: 000;S1: 001;S2: 010;S3: 011;S4: 100。

狀態(tài)分配后的狀態(tài)圖如圖4所示。

由圖4及表2，寫出74LS161計數(shù)器的EP，ET及LD矩陣方程式:

EP=ET=[Qn2 Qn1 Qn0]

M1M1M1M10111

(5)

LD=[Qn2 Qn1 Qn0]1M2M2M2M2111

(6)

其中，不使用的101，110和111狀態(tài)，將EP，ET及LD均設置為1，使計數(shù)器處于二進制時序狀態(tài)工作，能自啟動。

圖4 狀態(tài)分配后的狀態(tài)圖

作出74LS161計數(shù)器預置輸入變量的卡諾圖及畫包圍圈化簡如圖5所示，各預置輸入變量的最簡邏輯表達式為:

D2=D1=D0=0

(7)

圖5 預置輸入變量的卡諾圖及化簡

由圖4所示的狀態(tài)圖，寫出輸出函數(shù)Z的矩陣方程式:

Z=[Qn2 Qn1 Qn0]

0000M2000

(8)

其中，不使用的101，110和111狀態(tài)的輸出設置為0，亦可設置為1。

用1個74LS161可編程計數(shù)器，3個8選數(shù)據(jù)選擇器74LS151按式(5)~(8)畫出邏輯圖如圖6所示。

圖6 設計舉例的邏輯圖

3 結(jié) 語

基于可編程計數(shù)器的時序邏輯電路設計技術(shù)，提出了設計一般時序邏輯電路的狀態(tài)分配原則及設計步驟，具有實際應用意義。

需要指出，當用單片74LS161可編程計數(shù)器控制EP，ET及LD構(gòu)成模數(shù)N<16的任意進制計數(shù)器時，

無輸入變量，所用狀態(tài)僅最后一個是非二進制時序，其余均為二進制時序。由功能表可知，需將EP，ET設置

為常數(shù)1且不需選擇，可將圖2所示的一般結(jié)構(gòu)中控制EP，ET的數(shù)據(jù)選擇器簡化掉，而LD控制函數(shù)僅在最后狀態(tài)為0，可用門簡單控制。

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