劉 鑫 蔣舸揚(yáng) 沈立人 陳建鋒

(中國(guó)科學(xué)院上海應(yīng)用物理研究所 上海 201800)

上海光源(SSRF)的聯(lián)鎖保護(hù)系統(tǒng)是為保護(hù)重要設(shè)備而設(shè)置的控制子系統(tǒng)，以在加速器各系統(tǒng)間建立確保設(shè)備運(yùn)行安全的聯(lián)鎖邏輯系統(tǒng)[1]?？炻?lián)鎖保護(hù)系統(tǒng)是其中一部分，位于光束線前端接口處。光束線發(fā)生真空快泄漏事故時(shí)，真空保護(hù)快閥須立即關(guān)閉，以防止真空泄漏擴(kuò)散。真空保護(hù)快閥不能承受同步光直接照射，須真空泄漏信號(hào)給出1 ms內(nèi)檔掉儲(chǔ)存環(huán)束流。目前，SSRF聯(lián)鎖保護(hù)系統(tǒng)采用可編程邏輯控制器(PLC)，其時(shí)間響應(yīng)達(dá)數(shù)十ms，無法滿足快聯(lián)鎖的時(shí)間響應(yīng)要求[2]。

本文介紹一種結(jié)合FPGA硬邏輯高速信號(hào)處理能力和ARM數(shù)字功能擴(kuò)展能力的快聯(lián)鎖系統(tǒng)硬件結(jié)構(gòu)。其能克服PLC響應(yīng)速度慢的缺點(diǎn)，F(xiàn)PGA快速邏輯處理能力及穩(wěn)定的性能可滿足快聯(lián)鎖保護(hù)系統(tǒng)的需求。

1 快聯(lián)鎖控制器的硬件

1.1 總體要求

快聯(lián)鎖控制器的結(jié)構(gòu)框圖如圖 1?？炻?lián)鎖保護(hù)系統(tǒng)輸入各相關(guān)子系統(tǒng)的狀態(tài)，每個(gè)子系統(tǒng)運(yùn)行正常與否都用一個(gè)數(shù)字量(STATUS信號(hào))表示。根據(jù)安全聯(lián)鎖系統(tǒng)失效安全的要求，子系統(tǒng)運(yùn)行正常時(shí)，對(duì)應(yīng)的STATUS信號(hào)為高電平；子系統(tǒng)運(yùn)行不正常時(shí)，對(duì)應(yīng)的信號(hào)就為低電平。所有狀態(tài)信號(hào)構(gòu)成STATUS[N:0]并輸入FPGA中進(jìn)行邏輯處理，得到鎖存(LOCKED)信號(hào)。

圖1 系統(tǒng)結(jié)構(gòu)框圖Fig.1 System architecture.

當(dāng)所有子系統(tǒng)運(yùn)行正常時(shí)，LOCKED管腳穩(wěn)定地輸出一個(gè)TTL高電平(邏輯數(shù)字量1)。一旦某子系統(tǒng)發(fā)生故障，經(jīng)FPGA處理后LOCKED管腳會(huì)輸出TTL低電平(邏輯數(shù)字量0)來關(guān)閉高頻功率輸出，檔掉束流，起到聯(lián)鎖保護(hù)作用。當(dāng)故障排除后LOCKED管腳才輸出高電平，允許重新注入束流，同時(shí)ARM通過總線接口(數(shù)據(jù)線、地址線)讀取輸入FPGA中的 STATUS[N:0]信號(hào)，并通過其網(wǎng)口用TCP/IP協(xié)議將這些信號(hào)傳輸?shù)讲僮髅姘褰涌?OPI)。

1.2 硬件結(jié)構(gòu)

本文采取ARM和FPGA為核心的實(shí)現(xiàn)方案。FPGA完成聯(lián)鎖邏輯信號(hào)的處理，型號(hào)是 Altera EP1C6Q240。該芯片供用戶使用的管腳達(dá)185個(gè)，器件的邏輯處理響應(yīng)速度可達(dá)ns級(jí)。可實(shí)現(xiàn)穩(wěn)定可靠的硬件聯(lián)鎖邏輯處理，聯(lián)鎖響應(yīng)速度快，有靈活的邏輯再編程能力。

ARM處理器選用XSCALE PXA270運(yùn)行嵌入式操作系統(tǒng)，實(shí)現(xiàn)聯(lián)鎖邏輯信號(hào)的讀取及傳輸。該處理器最高主頻達(dá)624 MHz，有豐富的外設(shè)，并支持眾多公司的嵌入式操作系統(tǒng)和開發(fā)系統(tǒng)，如Linux[3]。

電源的穩(wěn)定性是整個(gè)系統(tǒng)能穩(wěn)定工作的關(guān)鍵。PXA270工作核心電壓為1.4 V，內(nèi)存模塊、PLL模塊和IO模塊的工作電壓分別為1.8 V、1.3 V和3 V，LCD顯示屏的供電電壓是12 V，其余模塊的為3 V。FPGA工作電壓是3.3和1.5 V，分別供給FPGA的IO模塊和內(nèi)部模塊，整個(gè)電源系統(tǒng)較復(fù)雜。為盡可能少的減少外接電源的電壓總數(shù)，從外部引進(jìn)一個(gè)5 V和12 V電源，其中12 V電壓供給LCD顯示屏，5 V電壓通過器件轉(zhuǎn)換為系統(tǒng)工作需要的各種電壓。電源轉(zhuǎn)換芯片是LP3971和LT1764，其電壓和電流參數(shù)范圍能滿足系統(tǒng)需求，其中 LP3971和LT1764分別將 5 V外接電源轉(zhuǎn)化成 PXA270和FPGA中各模塊所需電壓。

PXA270內(nèi)部無集成網(wǎng)絡(luò)模塊，需外接一片PHY+MAC芯片來實(shí)現(xiàn)網(wǎng)絡(luò)功能。我們用LAN9111C作PHY+MAC層設(shè)備，LAN9111C所需時(shí)鐘由PXA270提供，該芯片可將ARM處理器的數(shù)據(jù)實(shí)時(shí)傳輸給遠(yuǎn)程操作界面上。PXA270支持各類內(nèi)存芯片，控制器用 2片 32 MB的 Infineon HYB25L256160AC構(gòu)成系統(tǒng)內(nèi)存，總?cè)萘?4 MB。PXA270啟動(dòng)時(shí)，需對(duì)其內(nèi)存存儲(chǔ)器接口參數(shù)進(jìn)行配置，包括位寬、地址線的地址映射、內(nèi)存工作的時(shí)鐘頻率等，全部?jī)?chǔ)存在系統(tǒng)啟動(dòng) EEPROM 里。我們選用 ATMEL公司的 AT24C01作為啟動(dòng)EEPROM，系統(tǒng)上電后對(duì)系統(tǒng)進(jìn)行最基本的配置和程序引導(dǎo)，導(dǎo)入初始的啟動(dòng)代碼。EEPROM容量有限，只能存儲(chǔ)基本的配置程序，不能提供足夠空間存放操作系統(tǒng)映像、程序代碼、常量表及一些系統(tǒng)掉電后保存的用戶數(shù)據(jù)等，故需其它存儲(chǔ)介質(zhì)。PXA270外部存儲(chǔ)器總線接口支持各種存儲(chǔ)器芯片，我們選用2片Intel公司的StrataFlash Embeded Memory(P30)作為系統(tǒng)應(yīng)用程序的存儲(chǔ)介質(zhì)，總?cè)萘?4 MB[4]。

1.3 ARM與FPGA的接口設(shè)計(jì)

結(jié)構(gòu)中可將FPGA視作ARM的一個(gè)外設(shè)，根據(jù) PXA270處理器的可編程靜態(tài)存儲(chǔ)系統(tǒng)體系結(jié)構(gòu)，將 FPGA的空間定位于 n CS<4>管腳選擇0x1000_0000到0x1400_0000共64 MB靜態(tài)地址空間上。

圖2 ARM與FPGA的接口Fig.2 Interface of ARM&FPGA.

如圖 2，該總線包括 ARM 芯片的地址總線BA[25:0]、數(shù)據(jù)總線BD[15:0]、控制總線及中斷信號(hào)線(GPIO16)，其中控制總線包括使能信號(hào)(nOE)、片選信號(hào)(n CS<4>)、讀信號(hào)(nRD)和寫信號(hào)(nWR)。這樣將FPGA芯片存儲(chǔ)器化，即ARM通過訪問特定地址來控制FPGA工作。同時(shí)在ARM控制器端用定時(shí)中斷查詢方式判斷FPGA狀態(tài)。定時(shí)中斷程序通過對(duì)ARM地址總線在FPGA中譯碼而順序鎖定各信號(hào)的電平值，然后再經(jīng)數(shù)據(jù)總線傳回 ARM并送至操作面板接口。

2 快聯(lián)鎖控制器的相關(guān)軟件

系統(tǒng)軟件主要包括嵌入式操作系統(tǒng)的移植、FPGA聯(lián)鎖邏輯及聯(lián)鎖狀態(tài)實(shí)時(shí)顯示。聯(lián)鎖狀態(tài)顯示軟件通過PXA270數(shù)據(jù)線及地址線讀取FPGA聯(lián)鎖信號(hào)并傳遞至上層界面進(jìn)行實(shí)時(shí)顯示。

2.1 操作系統(tǒng)的運(yùn)行及FPGA初始化

ARM 處理器支持眾多公司的嵌入式操作系統(tǒng)和開發(fā)系統(tǒng)。本設(shè)計(jì)中裁剪并移植Linux 2.4.21內(nèi)核，可支持各類設(shè)備驅(qū)動(dòng)，如網(wǎng)絡(luò)設(shè)備驅(qū)動(dòng)、USB主機(jī)驅(qū)動(dòng)、串口驅(qū)動(dòng)、鍵盤驅(qū)動(dòng)及ARM對(duì)FPGA的驅(qū)動(dòng)程序等。ARM對(duì)FPGA的驅(qū)動(dòng)程序是通過fpga_init()函數(shù)初始化 FPGA設(shè)備，最終通過init_module(fpga_init)在內(nèi)核啟動(dòng)時(shí)初始化FPGA設(shè)備[5]。fpga_init()函數(shù)的流程如圖3。

圖3 Fpga_init()流程圖Fig.3 Fpga_init() flowchart.

2.2 系統(tǒng)聯(lián)鎖功能的模擬

測(cè)試控制器的聯(lián)鎖邏輯用Verilog HDL硬件描述語言實(shí)現(xiàn)，通過FPGA編程軟件將編寫好的測(cè)試邏輯寫入FPGA中，測(cè)試軟件可讀取FPGA的狀態(tài)并將各聯(lián)鎖邏輯信號(hào)顯示在操作界面上。

我們以FPGA擴(kuò)展板上8個(gè)撥碼開關(guān)來模擬快聯(lián)鎖系統(tǒng)的聯(lián)鎖輸入信號(hào)，這8個(gè)撥碼開關(guān)分別對(duì)應(yīng)FPGA的8個(gè)聯(lián)鎖輸入引腳，快聯(lián)鎖的輸出信號(hào)由FPGA輸出引腳對(duì)應(yīng)的8個(gè)LED燈表示。撥動(dòng)FPGA擴(kuò)展板上8個(gè)撥碼開關(guān)觀察8個(gè)LED燈的狀態(tài)，測(cè)試聯(lián)鎖邏輯及狀態(tài)顯示。撥碼開關(guān)和LED燈的狀態(tài)分別由界面Switch Board和Led欄顯示，撥碼開關(guān)向上撥，對(duì)應(yīng)Switch Board欄的滾動(dòng)條位置將如圖4，表示邏輯信號(hào)1；反之表示邏輯信號(hào)0。同時(shí)對(duì)應(yīng)的Led指示燈亮，反之指示燈滅。

圖4 ARM與FPGA的操作界面Fig.4 Operation interface of ARM&FPG A.

用撥碼開關(guān)對(duì)系統(tǒng)進(jìn)行測(cè)試，界面中狀態(tài)可正確反映聯(lián)鎖測(cè)試邏輯的執(zhí)行。同時(shí)用 ALTERA的QuartusII軟件對(duì)快聯(lián)鎖邏輯的響應(yīng)時(shí)間進(jìn)行時(shí)序仿真，如圖5。

圖5 快聯(lián)鎖的響應(yīng)時(shí)間圖Fig.5 Interlock response time.

CLK為25 MHz時(shí)鐘信號(hào)，SW[7..0]為輸入信號(hào)，LED[7..0]為輸出信號(hào)。在 CLK第一個(gè)時(shí)鐘周期內(nèi)，SW[7..0]各信號(hào)分別產(chǎn)生一個(gè)從0到1的跳變，經(jīng)邏輯處理后對(duì)應(yīng)的 LED[7..0]也發(fā)生相應(yīng)變化，其邏輯處理時(shí)間為34 μs，達(dá)到數(shù)十微秒級(jí)，小于系統(tǒng)要求的 1 ms，可滿足快聯(lián)鎖的時(shí)間響應(yīng)要求。由此，快聯(lián)鎖控制器的功能基本完成。

3 結(jié)論

本文設(shè)計(jì)并開發(fā)了一種基于ARM和FPGA的快聯(lián)鎖系統(tǒng)控制器。此控制器在一片F(xiàn)PGA芯片上實(shí)現(xiàn)聯(lián)鎖邏輯信號(hào)的處理，并以嵌入式Linux為操作平臺(tái)在ARM處理器上完成對(duì)FPGA聯(lián)鎖狀態(tài)的顯示及人機(jī)交互接口等。與傳統(tǒng)PLC實(shí)現(xiàn)的快聯(lián)鎖系統(tǒng)相比，有邏輯功能靈活、響應(yīng)速度快及擴(kuò)展性好等諸多優(yōu)點(diǎn)。經(jīng)初步實(shí)驗(yàn)驗(yàn)證，該控制器可滿足快聯(lián)鎖系統(tǒng)的要求。由于此架構(gòu)有較好的通用性及靈活性，稍加修改擴(kuò)展就可應(yīng)用到其它控制系統(tǒng)中去，有一定實(shí)用價(jià)值。

1 上海光源初步設(shè)計(jì)報(bào)告The preliminary design report of Shanghai Synchrotron Radiation Facility

2 上海光源儲(chǔ)存環(huán)MPS快聯(lián)鎖控制機(jī)箱技術(shù)要求The technical requirements of Machine protection Interlock System chassis based on Shanghai Synchrotron Radiation Facility

3 Intel PXA27x Processor Family Developer Manual, 2004

4 Howard Johnson.高速數(shù)字設(shè)計(jì).北京: 電子工業(yè)出版社, 2003 Howard Johnson.High-speed digital design.Beijing:Electronic Industry Press, 2003

5 張 石.ARM嵌入式系統(tǒng)教程.北京: 機(jī)械工業(yè)出版社,2008 ZHANG Shi.ARM embedded system tutorial.Beijing:Mechanical Industry Press, 2008