摘 要：基于SDI標準的設備已經廣泛應用于廣播電視中，串化器是SDI接口的重要組成部分，其性能和成本對整個系統(tǒng)有直接的影響。提出了基于FPGA實現(xiàn)串化器的方案，采用VHDL語言進行自底向上設計方法進行系統(tǒng)設計，已通過硬件下載驗證，試驗結果與理論值相符合。該方案使用靈活，節(jié)約成本，具有實際應用價值。

關鍵詞：標清數(shù)字視頻;SDI;串化器;FPGA

中圖分類號：TP271+.5文獻標識碼：A

文章編號：1004-373X(2008)07-136-02

Research and Implementation of Standard-Definition Digital Video Serializer Based on FPGA

CHEN Mingyi1，SA Weiping1，ZHOU Jianguo2

(1.School of Information Science Engineering，Central South University，Changsha，410083，China;

2.Hunan Shuangling Electronics Co.Ltd.，Changsha，410007，China)

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Abstract：Equipment based on the SDI standard is commonly used in broadcast studios and video production centers，and Serializer is an important part of SDI.In this paper，an approach based on FPGA and using VHDL to implement the serializer is proposed，which is used flexibly，can reduce cost and has practical value.

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Keywords：standard-definition digital video;SDI;serializer;FPGA

1 引 言

隨著有線電視由模擬系統(tǒng)逐漸向數(shù)字系統(tǒng)的轉移，數(shù)字電視技術和數(shù)字電視設備也開始在傳輸系統(tǒng)中大量使用，根據(jù)應用場景不同產生了很多的接口標準，其中標準清晰度串行數(shù)字接口(SDI)是目前演播室數(shù)字電視節(jié)目制作系統(tǒng)中應用最廣的接口。

SDI標準由SMPTE 259M和ITU-R BT.656標準制定，規(guī)定了怎樣通過視頻同軸電纜在產品設備之間傳送未經壓縮的串行數(shù)字視頻數(shù)據(jù)。串化器是SDI標準的一個重要組成部分，其作用是將符合ITU-R BT.656標準的并行數(shù)據(jù)進行加擾編碼生成符合SMPTE 259M的SDI信號進行傳輸。SDI串化器應用簡圖如圖1所示。

圖1 SDI串化器應用簡圖

目前串化器的實現(xiàn)方案主要有兩種：

(1) 使用專用集成芯片。專用集成芯片一般價格較貴，其功能比較多，但很多功能設計系統(tǒng)時用不到，造成資源浪費；

(2) Altera公司Stratix系列芯片內部帶有專用的硬件SERDES電路來實現(xiàn)高速的并/串轉換。Stratix系列芯片屬于高端產品，價格昂貴。

據(jù)此，文章提出了使用高性價比Cyclone Ⅱ系列FPGA實現(xiàn)串化器的實現(xiàn)方法，實驗結果證明了其可行性。

2 串化器設計

串化器目的是將27 MB/s的10-bit并行數(shù)據(jù)流送入移位寄存器進行并串轉換、加入時鐘，而后加擾，按照標準清晰度規(guī)范（如ITU-R.BT-656/SMPTE 259M）形成270 Mb/s的串行傳輸碼流。

串化器包括鎖相環(huán)、并串轉換、加擾編碼和電纜驅動器模塊^[1]。其中鎖相環(huán)、并串轉換和加擾編碼模塊在FPGA內部使用VHDL語言實現(xiàn)，電纜驅動器使用專用集成芯片。FPGA與電纜驅動器之間使用LVDS低壓差分高速接口連接。CycloneII系列的LVDS接口發(fā)送端的數(shù)據(jù)速率可以支持622 Mb/s，滿足系統(tǒng)需求。串化器結構框圖如圖2所示。

圖2 串化器結構框圖

2.1 鎖相環(huán)模塊

使用Cyclone Ⅱ內部鎖相環(huán)模塊，方便對時鐘進行倍頻，系統(tǒng)基準時鐘源為27 MHz，對其進行10倍頻產生270 MHz的串行時鐘。

2.2 并串轉換模塊

在并串轉換模塊中，10 b并行輸入數(shù)據(jù)在27 MHz時鐘控制下并行寫入移位寄存器，在鎖相環(huán)產生的270 MHz時鐘控制下串行讀出移位寄存器里的數(shù)據(jù)，完成并串轉換。

并串轉換在FPGA中實現(xiàn)時使用了脈沖同步模塊將數(shù)據(jù)寫入并串轉換模塊，使寫時鐘與串行時鐘同步，脈沖同步模塊示意圖^[2]如圖3所示。

圖3 脈沖同步模塊示意圖

Pclk并行時鐘為異步寫信號，Sclk為串行時鐘用于移位，產生的Ld是脈沖寬度為一個周期的同步寫脈沖信號，將一個異步脈沖同步化到移位時鐘Sclk上。

2.3 加擾和編碼模塊

擾碼編碼模塊用來完成擾碼和NRZ - NRZI編碼變換。擾碼的目的是減小長串的連“0”和連“1”，提供豐富的時鐘信息;進行NRZ-NRZI編碼變換，是用有無電平的變化來表示“0”和“1”，使解碼和提取時鐘信息更加容易。加擾器產生偽隨機二進制序列（PRBS），偽隨機二進制序列與傳送數(shù)據(jù)組合起來，使傳輸?shù)臄?shù)據(jù)隨機化。加擾器由9級帶反饋的移位寄存器組成。移位寄存器由9級時鐘觸發(fā)的主從D觸發(fā)器構成，反饋信號通過異或門與傳送數(shù)據(jù)合成。加擾函數(shù)用生成多項式^[3]表示為：



G1(x)=x9+x4+1

(1)



經過這一步的編碼輸出NRZ擾碼信號，這其中可能產生長串連1序列，需要在后面接NRZ-NRZI變換器，將連1變成電平轉換。NRZI變換由一級帶一個異或門的主從D觸發(fā)器組成，NRZI變換器的生成多項式^[3]為：



G2(x)=x+1

(2)



這一步編碼是把前一步編碼輸出的NRZ擾碼信號轉換成對電平極性不敏感、只對電平極性變換敏感的NRZI擾碼信號，即使發(fā)送方和接收方信號的電平極性完全反了，接收方還是能從這個對電平極性不敏感的信號中正確恢復出原始數(shù)據(jù)。SDI的編碼原理^[1]如圖4所示。

圖4 SDI擾碼編碼原理圖

2.4 電纜驅動器

SMPTE 259M標準中規(guī)定SDI發(fā)送方生成的SDI信號必須遵守相應電氣標準^[4]如表1所示。

表1 SMPTE 259M規(guī)定SDI信號電氣標準

串行系統(tǒng)阻抗75 Ω

串行信號電壓幅度800 mV±10%P-P

直流偏移0.0±0.5 V

上升/下降時間，20%~80％0.4~1.5 ns

上升/下降時間差0.5 ns

電平幅度過沖10%



為了使經過串化器處理后產生的NRZI擾碼比特流能夠達到這些電氣標準，一個簡單的辦法就是把該比特流送到電纜驅動器中，經過電纜驅動器處理后輸出的SDI信號符合標準規(guī)定的電氣規(guī)范，可以在同軸電纜上進行傳輸。

3 系統(tǒng)實現(xiàn)及仿真結果

根據(jù)系統(tǒng)需求確定系統(tǒng)各模塊連接圖如圖5所示。

圖5 系統(tǒng)模塊連接圖

該系統(tǒng)與外部接口信號說明如表2所示。

表2 接口信號說明

信號類型功能

pclk輸入并行時鐘

reset輸入系統(tǒng)復位信號，高有效

pdata_in［9..0］輸入輸入并行數(shù)據(jù)

sdata_out輸出輸出串行數(shù)據(jù)

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系統(tǒng)仿真結果如圖6所示。

圖6 系統(tǒng)仿真結果

4 實驗與數(shù)據(jù)

4.1 實驗內容

使用圖像發(fā)生器生成符合ITU-R BT.656標準^[5]的10位并行標準彩條信號，經過本系統(tǒng)實現(xiàn)的串化器處理生成串行SDI數(shù)據(jù)。

4.2 實驗結果

輸入為10位并行數(shù)據(jù)及并行時鐘，輸出為串行SDI數(shù)據(jù)，符合SMPTE 259M標準。

使用SDI示波器監(jiān)視圖像與原圖像無異，圖像顯示良好。

5 結 語

通過本實驗，驗證了使用Cyclone Ⅱ系列FPGA實現(xiàn)數(shù)字標清視頻串化器的可行性，較之現(xiàn)有的串化芯片，該方案具有節(jié)約成本，使用靈活，功能可定制，布局布線更方便等優(yōu)點。本方案也適用于Cyclone系列FPGA芯片，具有良好的兼容性。

參 考 文 獻

［1］張琦，楊盈昀，張遠，等.數(shù)字電視中心技術［M］.北京:北京廣播學院出版社，2001.

［2］求是科技.CPLD/FPGA應用開發(fā)技術與工程實踐［M］.北京:人民郵電出版社，2005.

［3］ITU-R BT.601-5，Studio Encoding Parameters of Digital Television for Standard 4:3 and Wide-Screen 16:9 Aspect Ratios studio Encoding Parameters of Digital Television for Standard 4:3 and Wide-Screen 16:9 Aspect Rations.

［4］ANSI/SMPTE 259M-1997，SMPTE Standard for Television - 10-bit 4:2:2 Component and 4fsc Composite Digital Signals - Serial Digital Interface.

［5］ITU-R BT.656，Interfaces for Digital Component Video Signals in 525-Line and 625-Line Television systems operating at the 4:2:2 Level of Recommendation ITU-R BT.601 (PART A).

［6］李小貝，陳東進，沈小豐.數(shù)字視頻錄像系統(tǒng)設計［J］.現(xiàn)代電子技術，2005，28(9):25-27.

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作者簡介 陳明義 男，1964年出生，博士，教授。研究方向為數(shù)字音視頻研究，大規(guī)模集成電路綜合設計。

撒衛(wèi)平 女，1982年出生，碩士研究生，電路與系統(tǒng)專業(yè)。研究方向為數(shù)字音視頻研究，集成電路設計。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。