摘 要：中高頻電爐是利用電磁感應(yīng)原理加熱和溶化金屬的。提出一種優(yōu)化系統(tǒng)控制電路的方案，基于Altera FPGA可編程器件，利用VerilogHDL語(yǔ)言實(shí)現(xiàn)對(duì)可控硅的整流脈沖、逆變脈沖以及工作振蕩頻率的跟蹤和系統(tǒng)保護(hù)控制的模塊化，將其集成到片上，形成片上控制系統(tǒng)，從而提高整個(gè)控制系統(tǒng)的可靠性、穩(wěn)定性和抗干擾性。

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關(guān)鍵詞：可編程片上系統(tǒng)；可控硅；現(xiàn)場(chǎng)可編程門(mén)陣列；硬件描述語(yǔ)言

中圖分類(lèi)號(hào)：TN41，TP33文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)07-125-03

Design of Intermediate and High Frequency Induction Furnace Control Circuit Based on FPGA

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LI Yuewen1，ZHANG Liuqiang1，2，LI Jinchao1

(1.The Opto-electronic College，Chongqing University，Chongqing，400044，China;

2.Micro-system Research Center，Chongqing University，Chongqing，400044，China)

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Abstract：The intermediate and high frequency furnace make equally use of the electromagnetic induction principle to heat and dissolve metal.The article provides a plan，a kind of optimized systems that can control electric circuit，which is based on Altera the FGPA programmable component and it uses the VerilogHDL language to track silicon-controlled rectifier′s commutating pulse，the contravariant pulse as well as the work oscilation frequency and modularize the system protection control.Through this it can integrate them on the piece and shape large expanse of control system.Thus enhances the entire control system′s reliability，the stability and the anti-jamming.

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Keywords：SoPC;Silicon-controlled rectifier;FPGA;hardware description language

1 引 言

中高頻感應(yīng)爐是利用電磁感應(yīng)原理加熱和溶化金屬的，這種方式是一種較理想的加熱工藝，已經(jīng)廣泛應(yīng)用于金屬熔煉、焊接、表面淬火等加工和熱處理過(guò)程。中高頻電爐的負(fù)載是由感應(yīng)圈和被加熱的金屬工件組成，為了降低無(wú)功功率，需要用串聯(lián)或并聯(lián)電容的方式來(lái)補(bǔ)償無(wú)功功率，使整個(gè)電路中形成中高頻的LC振蕩。維持這樣較恒定的頻率振蕩，金屬內(nèi)部將形成渦流而發(fā)熱，從而達(dá)到加熱和熔化金屬的目的。傳統(tǒng)的控制電路主要采用分離元件的模數(shù)混合電路，控制精度低，容易產(chǎn)生噪聲問(wèn)題。

本文將提出一種基于FPGA片上可編程技術(shù)實(shí)現(xiàn)數(shù)字化控制方案，代替?zhèn)鹘y(tǒng)的數(shù)?；旌想娐罚瑥亩商岣咂淇刂频目煽啃?，穩(wěn)定性，同時(shí)也可以提高系統(tǒng)集成度并降低噪聲干擾。設(shè)計(jì)主要采用VerilogHDL硬件描述語(yǔ)言實(shí)現(xiàn)模塊化的設(shè)計(jì)，構(gòu)成片上可編程系統(tǒng)，用QuartusⅡ7.0軟件模擬仿真，并進(jìn)行了模塊實(shí)際驗(yàn)證。

2 中頻感應(yīng)電爐的控制電路工作原理

中高頻感應(yīng)電爐控制電路主要由以下幾個(gè)部分組成：三相電源整流控制電路，逆變控制電路及工作頻率的跟蹤鎖定控制電路，如圖1所示。

圖1 控制電路流程圖

3 設(shè)計(jì)方案的提出

傳統(tǒng)的中高頻電爐采用分散式模塊設(shè)計(jì)，而大量采用分離原件，如556，計(jì)數(shù)器來(lái)實(shí)現(xiàn)整流脈沖的控制，CD4046來(lái)實(shí)現(xiàn)頻率跟蹤，保護(hù)電路則主要使用大量集成運(yùn)算放大器LM324。這種設(shè)計(jì)造成整個(gè)控制電路繁瑣，難于調(diào)整，易出現(xiàn)問(wèn)題。本文提出基于Altera FPGA 技術(shù)，控制電路實(shí)現(xiàn)數(shù)字化的片上系統(tǒng)。從原理上來(lái)看，控制電路的核心主要是整流脈沖輸出和逆變頻率的跟蹤，如果在FPGA上實(shí)現(xiàn)，必須解決這兩個(gè)模塊的設(shè)計(jì)。首先，整流脈沖輸出是個(gè)時(shí)序問(wèn)題，通過(guò)硬件描述語(yǔ)言可以實(shí)現(xiàn)。其次，逆變頻率的跟蹤可以利用全數(shù)字鎖相環(huán)來(lái)實(shí)現(xiàn)。最后，這些設(shè)計(jì)模塊可以集成到一片F(xiàn)PGA上。從原理上講，我們提出的方案是可性的。

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4 三相橋式全控整流原理及模塊設(shè)計(jì)

4.1 三相橋式全控整流原理

三相橋式全控整流電路如圖2所示，6只整流元件全部采用可控硅(共陽(yáng)極組的元件在各自的電源電壓為正半周期時(shí)導(dǎo)通，而共陰極組的元件則在其電源電壓負(fù)半周期時(shí)導(dǎo)通)。所有可控硅元件均靠觸發(fā)換流，且控制角α相同。6只可控硅的導(dǎo)通條件是相同的，即都必須在其陽(yáng)極承受正向電壓期間在控制極上加觸發(fā)脈沖。為使全控橋能正常工作，形成電流通路，必須使共陽(yáng)極組和共陰極組的元件在任一瞬間各有1只處于導(dǎo)通狀態(tài)(在換流期間則有3只元件導(dǎo)通，其中2只處于換流狀態(tài))。觸發(fā)脈沖必須適應(yīng)三相橋式全控整流電路的要求，當(dāng)選擇采用雙脈沖觸發(fā)時(shí)，即觸發(fā)脈沖信號(hào)源同時(shí)發(fā)出兩個(gè)脈沖，如果一個(gè)觸發(fā)脈沖加至共陰極組的一個(gè)元件，則另一觸發(fā)脈沖加至共陽(yáng)極組中的前一個(gè)元件。因此，用雙窄脈沖觸發(fā)，在一個(gè)周期中對(duì)每一只可控硅觸發(fā)兩次，兩次脈沖中間的間隔為60°。共陽(yáng)極可控硅依次導(dǎo)通，他們的觸發(fā)脈沖間隔依次有120°的相位差；同理，共陰極可控硅的觸發(fā)脈沖也依次相差120°。相位移相觸發(fā)就是通過(guò)改變晶閘管每周期導(dǎo)通的起始點(diǎn)即觸發(fā)延遲角α 的大小，達(dá)到改變輸出電壓、功率的目的。通過(guò)改變控制角α 的大小，可以改變整流橋輸出直流平均電壓的大小。數(shù)字移相觸發(fā)是把算出的控制角α 折算成對(duì)應(yīng)的延時(shí)ｔ=αT/360(T 為晶閘管交流電源周期)，ｔ乘計(jì)數(shù)時(shí)鐘頻率則得計(jì)數(shù)脈沖數(shù)。

圖2 三項(xiàng)橋式全整流原理圖

4.2 FPGA 軟件編程實(shí)現(xiàn)可控硅雙脈沖

計(jì)數(shù)脈沖頻率為FPGA芯片的全局時(shí)鐘頻率。三相電壓信號(hào)通過(guò)光電耦合器變換成為A，B，C，均為50 Hz占空比50%的方波信號(hào)，所產(chǎn)生的雙觸發(fā)脈沖的寬度可通過(guò)程序中定義的變量j來(lái)進(jìn)行調(diào)整。程序主要設(shè)計(jì)將實(shí)現(xiàn)兩個(gè)功能：對(duì)計(jì)數(shù)脈沖數(shù)據(jù)ys 的鎖存和計(jì)數(shù)產(chǎn)生觸發(fā)脈沖。更新ys就可以達(dá)到相位移動(dòng)。電壓A，B，C之間相位相差120°，對(duì)每相電壓均設(shè)有兩個(gè)計(jì)數(shù)器，分別對(duì)其正相和負(fù)相進(jìn)行計(jì)數(shù)，共6 個(gè)計(jì)數(shù)器count1，count2，count3，count4，count5，count6。在A為高電平時(shí)count1 開(kāi)始計(jì)數(shù)，當(dāng)i

圖3 6路整流輸出頂層邏輯

4.3 部分VerilogHDL程序代碼

計(jì)數(shù)器模塊設(shè)計(jì)代碼如下：



module cont(clk，xh，out);

input clk;

input xh;

output ［15:0］ out;

reg ［15:0］cont;

always @(posedge clk)

begin

if(xh)

cont<=cont+1;

else

cont<=0;

end

assign out=cont;

endmodule



4.4 仿真的結(jié)果

計(jì)數(shù)脈沖數(shù)i變化時(shí)，α角也有相應(yīng)的變化。所得6路觸發(fā)脈沖s1，s2，s3，s4，s5，s6 保證同時(shí)觸發(fā)全控整流橋中相鄰的兩個(gè)可控硅，其中一個(gè)在共陽(yáng)極組中，一個(gè)在共陰極組中。仿真結(jié)果如圖4所示。

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圖4 QuartusⅡ7.0 仿真結(jié)果

5 頻率跟蹤及逆變脈沖原理及模塊設(shè)計(jì)

通常感應(yīng)加熱電源利用鎖相環(huán)電路控制逆變器，一方面利用鎖相環(huán)電路實(shí)現(xiàn)逆變器的輸出電壓自動(dòng)跟蹤負(fù)載的電流信號(hào)，使逆變器工作在準(zhǔn)諧振狀態(tài)或諧振狀態(tài)，保證整個(gè)加熱過(guò)程中負(fù)載呈現(xiàn)一定的性質(zhì)或負(fù)載在高功率因數(shù)下運(yùn)行，功率開(kāi)關(guān)器件損耗也就減小了，另一方面保證電源在工件熱狀態(tài)下能輸出額定功率，而工件為冷態(tài)時(shí)又不會(huì)過(guò)載，即提高了電源的負(fù)載適應(yīng)性。由此可見(jiàn)鎖相環(huán)電路在感應(yīng)加熱電源中有著很重要的作用。

5.1 數(shù)字鎖相環(huán)的工作原理

數(shù)字鎖相環(huán)路(DPLL)的基本結(jié)構(gòu)如圖5所示。主要由鑒相器DPD、數(shù)字環(huán)路濾波器DLF、脈沖加減電路(數(shù)控振蕩器 DCO)和分頻器(可控變模N)四部分構(gòu)成。脈沖加減電路的時(shí)鐘分別為2Nfc，fc為環(huán)路中心頻率。DPLL是一種相位反饋控制系統(tǒng)，他根據(jù)輸入信號(hào)fin與輸出信號(hào)fout之間的相位誤差(超前還是滯后)，誤差信號(hào)在數(shù)字環(huán)路濾波器DLF中進(jìn)行平滑濾波，并生成控制DCO 動(dòng)作的控制信號(hào)DCS，DCO 根據(jù)控制信號(hào)給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的振蕩頻率，通過(guò)連續(xù)不斷的反饋調(diào)節(jié)，使其輸出fout的頻率跟蹤輸入數(shù)據(jù)fin的頻率。

圖5 數(shù)字鎖相環(huán)原理圖

由于FPGA 芯片內(nèi)集成的鎖相環(huán)大部分都是應(yīng)用在通信領(lǐng)域，所以鎖相頻率非常高，并不適合感應(yīng)加熱電源的需要。根據(jù)數(shù)字鎖相環(huán)原理用硬件描述語(yǔ)言設(shè)計(jì)鎖相環(huán)。考慮到中頻電爐隨著負(fù)載的變化，工作頻率也在不斷的變化，就要求鎖相環(huán)的鎖頻范圍比較寬泛。如圖5所示鎖相環(huán)輸出頻率為fout = Fd/N，要想改變鎖相環(huán)輸出的頻率大小，就要改變N分頻器取值，使N 分頻器能夠跟隨負(fù)載進(jìn)行動(dòng)態(tài)的調(diào)整，就可以實(shí)現(xiàn)鎖相范圍的最大化。具體說(shuō)來(lái)，由圖5可以看出頻率fout與fc是對(duì)應(yīng)的關(guān)系。假設(shè)取2Nfc為系統(tǒng)時(shí)鐘，則fout的頻率等價(jià)于系統(tǒng)時(shí)鐘的1/N，考慮到數(shù)控振蕩器相當(dāng)于二分頻，而設(shè)計(jì)的分頻器本身也是個(gè)二分頻，若取N為fin的高電平在系統(tǒng)時(shí)鐘下的計(jì)數(shù)值的一半，那么從頻率上看fout與fin的頻率相等。隨后通過(guò)環(huán)路濾波器的增減脈沖，送給數(shù)控振蕩器，就可以實(shí)現(xiàn)相位的不斷地調(diào)整，最終達(dá)到鎖相的目的。

5.2 程序模塊代碼設(shè)計(jì)

計(jì)數(shù)器模塊設(shè)計(jì)代碼如下：

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module fpq(dev[CD#*2]data，clk，clk[CD#*2]out);

input［15:0］ dev[CD#*2]data;

input clk;

output clk[CD#*2]out;

reg clk[CD#*2]out;

reg ［15:0］count;

always @(posedge clk)

begin

if(count==(dev[CD#*2]data/2))

begin

count<=0;

clk[CD#*2]out<=-clk[CD#*2]out;

end

else

count<=count+1;

end

endmodule



5.3 試驗(yàn)仿真結(jié)果分析

整個(gè)系統(tǒng)進(jìn)行完軟硬件調(diào)試之后就可以對(duì)該鎖相環(huán)進(jìn)行測(cè)試和驗(yàn)證，使用Quartus Ⅱ軟件中集成的仿真器進(jìn)行測(cè)試，測(cè)試后的波形圖如圖6所示。

圖6 鎖相環(huán)仿真結(jié)果

其中1 MHz是整個(gè)系統(tǒng)的時(shí)鐘信號(hào)，提供系統(tǒng)時(shí)鐘。Fin是鎖相環(huán)的輸入信號(hào)，F(xiàn)out就是鎖相環(huán)的輸出信號(hào)。可以看到，在經(jīng)過(guò)一段時(shí)鐘周期之后，輸出信號(hào)就逐漸鎖定了。

經(jīng)過(guò)實(shí)際檢驗(yàn)，該鎖相環(huán)的鎖相范圍的頻率可以達(dá)到從1～100 kHz，這樣就能夠應(yīng)用于中頻感應(yīng)加熱電路，從而解決了中低頻信號(hào)不能夠使用片內(nèi)數(shù)字鎖相環(huán)，以及重新設(shè)計(jì)數(shù)字鎖相環(huán)這類(lèi)繁瑣的工作。

6 結(jié) 語(yǔ)

軟件設(shè)計(jì)方面采用Altera公司推出的綜合開(kāi)發(fā)平臺(tái)[CM(21*2][JP+1]QuartusⅡ7.0。他集成了Altera的FPGA/CPLD開(kāi)發(fā)流程中所涉及的所有工具和第三方軟件接口。通過(guò)使用此綜合開(kāi)發(fā)工具，設(shè)計(jì)者可以創(chuàng)建、組織和管理自己的設(shè)計(jì)。在具體的設(shè)計(jì)方面采用了自頂向下，模塊化的設(shè)計(jì)方法，這符合人們先整體后局部的思維習(xí)慣，并方便進(jìn)行局部模塊的修改，而不會(huì)影響其他的模塊，利用率高。本設(shè)計(jì)簡(jiǎn)單易用，為中頻感應(yīng)加熱電爐控制提供了一種可行的片上集成方案。系統(tǒng)模塊可以根據(jù)實(shí)際需要進(jìn)行改動(dòng)，可修改性強(qiáng)，易于系統(tǒng)控制電路的升級(jí)。本論文未涉及到系統(tǒng)保護(hù)電路的需求，可以通過(guò)改動(dòng)或增加系統(tǒng)模塊來(lái)實(shí)現(xiàn)。

參 考 文 獻(xiàn)

［1］吳繼華，王成.Altera FPGA/ CPLD 設(shè)計(jì)［M］ .北京:人民郵電出版社，2005.

［2］夏宇聞.復(fù)雜數(shù)字電路與系統(tǒng)的VerilogHDL設(shè)計(jì)技術(shù)［M］.北京:北京航空航天大學(xué)出版社，1998.

［3］林灶生，劉紹漢.VerilogHDL FPGA芯片設(shè)計(jì)［M］.北京:北京航空航天大學(xué)出版社，2006.

［4］王建校，危建國(guó).SOPC設(shè)計(jì)基礎(chǔ)與實(shí)踐［M］.西安:西安電子科技大學(xué)出版社，2006.

［5］Roland E.Best.鎖相環(huán)設(shè)計(jì)、仿真與應(yīng)用［M］.李永明，譯.北京:清華大學(xué)出版社，2007.

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作者簡(jiǎn)介 李躍文 男，1980年出生，河南洛陽(yáng)人，碩士研究生。主要從事研究數(shù)字集成電路與微機(jī)械系統(tǒng)。

張流強(qiáng) 男，1969年出生，四川廣安人，副教授，碩士研究生導(dǎo)師。主要研究方向?yàn)镸EMS器件及集成電路。

李金超 男，1982年出生，河南南陽(yáng)人，碩士研究生。主要從事研究光電精密與儀器，MEMS器件及集成電路。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。