摘 要：全面分析了CMOS帶隙基準(zhǔn)的主要非理想因素，給出了相應(yīng)的補(bǔ)償方法，并以此為基礎(chǔ)設(shè)計(jì)了一種高精度的帶隙基準(zhǔn)源電路。該電路在SMIC 0.35 μm CMOS工藝條件下的后仿真結(jié)果表明，基準(zhǔn)輸出電壓的溫度系數(shù)為3.4 ppm/℃(-40~+125 ℃)，電源抑制比為85 dB。此帶隙基準(zhǔn)源已應(yīng)用于14位D/A轉(zhuǎn)換器芯片中，并參加了MPW流片，該D/A轉(zhuǎn)換芯片已經(jīng)通過測試。

關(guān)鍵詞：CMOS;帶隙基準(zhǔn);溫度補(bǔ)償;失調(diào)電壓

中圖分類號(hào)：TN710文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)07-089-03

Analysis and Design of High Performance Bandgap Refernce

LIU Hong，YIN Yongsheng，DENG Honghui

(Institute of VLSI Design，Hefei University of Technology，Hefei，230009，China)

Abstract：All the major non-ideal factors in CMOS bandgap reference and the ideal compensation techniques are proposed.According to the analysis，a precise bandgap reference based on SMIC 0.35 μm CMOS technology had been designed and post-layout simulation shows that the temperature coefficient of the reference is 3.4 ppm/℃ over -40~125 ℃ and the supply rejection ratio is 85 dB for 3.3 V supply.The proposed bandgap circuit had been applied to a 14 bit D/A converter and the D/A converter had past the test.

Keywords：CMOS;bandgap reference;temperature compensation;offset voltage

1 引 言

在D/A、A/D數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中，基準(zhǔn)源的性能與轉(zhuǎn)換器的量化精度緊密相關(guān)。隨著D/A、A/D 轉(zhuǎn)換器精度的不斷提高，精確、穩(wěn)定的基準(zhǔn)源的設(shè)計(jì)，成為數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中的一項(xiàng)關(guān)鍵技術(shù)。

針對(duì)高精度CMOS帶隙基準(zhǔn)已經(jīng)有了一些相關(guān)的研究工作^[1-3]，但這些研究成果仍有不足。文獻(xiàn)[]的高階溫度補(bǔ)償過于復(fù)雜，不利于電路實(shí)現(xiàn)；文獻(xiàn)[2，3]雖然詳細(xì)介紹了高階溫度補(bǔ)償技術(shù)，但是沒有對(duì)帶隙基準(zhǔn)的主要非理想因素進(jìn)行分析與補(bǔ)償；文獻(xiàn)[4]雖然對(duì)CMOS帶隙基準(zhǔn)電路的非理想因素進(jìn)行了分析，但其沒有考慮帶隙基準(zhǔn)電路的高階溫度補(bǔ)償，另外文獻(xiàn)[4]中對(duì)失調(diào)電壓的補(bǔ)償也不夠充分。

本文在詳細(xì)分析了CMOS帶隙基準(zhǔn)的各主要非理想因素及其補(bǔ)償方法的基礎(chǔ)上采用SMIC 0.35 μm CMOS工藝設(shè)計(jì)了一種溫度系數(shù)為3.4 ppm/℃(-40~+125 ℃)的帶隙基準(zhǔn)電路，并將其成功地應(yīng)用到了D/A轉(zhuǎn)換器芯片中。

2 CMOS帶隙基準(zhǔn)非理想因素分析

基本帶隙基準(zhǔn)電路如圖1所示。在理想條件下，即：VEB=VT#8226;ln(IE/IS);PNP管的β無窮大且基區(qū)等效串聯(lián)電阻為零；運(yùn)放的增益無窮大；運(yùn)放失調(diào)電壓為零；I1 = I2 = KI3。那么此帶隙基準(zhǔn)的輸出電壓為：



VREF=VEB+R2R1#8226;K#8226;ΔVEB[JY](1)



由于VEB具有負(fù)的溫度系數(shù)，而ΔVEB具有正的溫度系數(shù)，只要仔細(xì)設(shè)計(jì)系數(shù)(R2/R1)K，就可使VREF在T0處的溫度系數(shù)為零。

圖1 基本帶隙基準(zhǔn)電路

但在實(shí)際的帶隙基準(zhǔn)中，存在著一些非理想因素，使得帶隙基準(zhǔn)的輸出電壓偏離式(1)，下面就帶隙基準(zhǔn)中各主要非理想因素進(jìn)行理論分析。

2.1 偏置電流隨溫度變化

如圖1所示，在理想情況下I2=VT#8226;(lnn/R1)，I2是與絕對(duì)溫度成正比的。實(shí)際上由于在CMOS工藝中，電阻具有一定的溫度系數(shù)，這樣I2就不再與絕對(duì)溫度成正比，于是VEB也就偏離了其理想表達(dá)式，而具有如下的修正式^[1]:



VEB=VT#8226;lnVT#8226;ln nR1(T0)#8226;IS2+VT#8226;lnR1(T0)R1(T)[JY](2)



將式(2)第二項(xiàng)進(jìn)行泰勒展開，則有：



VEB[WB]=VEB0-VT#8226;1R1#8226;[JB(]dR1dT[JB)|]T0(T-T0)-

[DW] VT#8226;12R1#8226;[JB(]dR21dT2[JB)|]T0(T-T0)2-…[JY](3)



VEB0是T0時(shí)刻VEB的值。由式(3)可以看出VEB隨溫度的變化出現(xiàn)了溫度的高階項(xiàng)，因此只對(duì)VEB進(jìn)行一階溫度補(bǔ)償就會(huì)出現(xiàn)誤差，若要求電路具有較高的精度就有必要對(duì)VEB進(jìn)行高階溫度補(bǔ)償。

2.2 運(yùn)放的非理想性

運(yùn)算放大器的增益容易做到103~105，那么由于運(yùn)放有限增益所帶來的誤差就可以忽略不計(jì)^[5]。在帶隙基準(zhǔn)電路中，運(yùn)放引入的主要誤差是由失調(diào)電壓引起的。在圖1中，如果VOS≠0，那么基準(zhǔn)輸出電壓將修正為:



VREF=VEB+R2R1#8226;K#8226;ΔVEB+R2R1#8226;K#8226;VOS[JY](4)



假設(shè)VREF的設(shè)計(jì)目標(biāo)是1.2 V。當(dāng)VOS = 0時(shí)，調(diào)整R1→RP1；R2→RP2使VREF在T0時(shí)達(dá)到設(shè)計(jì)目標(biāo)且溫度系數(shù)為零，此時(shí)的基準(zhǔn)輸出電壓可表述為：



VREF=VEB+RP2RP1#8226;K#8226;ΔVEB[JY](5)



當(dāng)VOS≠0時(shí)：



VREF[WB]=VEB+RP2RP1-(RP2/RP1)#8226;VOSΔVEBK#8226;VEB

[DW] +RP2RP1#8226;K#8226;VOS[JY](6)



那么由于失調(diào)電壓所引起的溫度系數(shù)誤差為：



ΔTCVREF=(RP2/RP1)#8226;K#8226;VOSVREF#8226;T0[JY](7)



在實(shí)際中，這通常會(huì)引起很大的誤差。

2.3 有限β與等效基區(qū)串聯(lián)電阻

由埃伯斯-莫爾方程^[6]可得，當(dāng)VCB等于零時(shí):



VEB=VT#8226;lnIEIS+VT#8226;ln11+β[JY](8)



式(8)說明有限的β也會(huì)使VEB偏離理想情況。由于CMOS工藝兼容的垂直PNP管的β比雙極型工藝的更低，這就會(huì)使該P(yáng)NP管的基區(qū)流過較大的電流， 從而使基區(qū)等效串聯(lián)電阻對(duì)VEB的影響變得更加嚴(yán)重。如圖2所示，若基區(qū)等效串聯(lián)電阻為rb，基區(qū)流過的電流為IB，那么由于rb所引起的VEB的電壓誤差為：



VERR=Vrb=IE#8226;rb/β[JY](9)



這樣VEB就修正為：



VEB=VT#8226;lnIEIS+VT#8226;ln11+β+IEβ#8226;rb[JY](10)



2.4 工藝失配

由于工藝失配所導(dǎo)致的器件幾何尺寸、MOSFET的閾值電壓以及方塊電阻值的失配影響也不可忽視。消除工藝失配常用的辦法就是對(duì)版圖布局進(jìn)行優(yōu)化，這將在后面的部分予以說明。



圖2 基區(qū)等效串聯(lián)電路

圖3 帶隙基準(zhǔn)二階溫度補(bǔ)償電阻

3 CMOS帶隙基準(zhǔn)非理想因素的補(bǔ)償

3.1 二階溫度補(bǔ)償

由前面的分析可知，垂直PNP管的發(fā)射極-基極電壓具有負(fù)的溫度系數(shù)，且具有一階、二階以及高階溫度項(xiàng)。本文中主要考慮一階和二階溫度的補(bǔ)償。

在圖1中，將ΔVEB與VEB按適當(dāng)?shù)谋壤嗉?，便可?shí)現(xiàn)帶隙基準(zhǔn)的一階溫度補(bǔ)償；二階溫度補(bǔ)償目前有多種方法，本文利用兩種不同材料的電阻來實(shí)現(xiàn)帶隙基準(zhǔn)的二階溫度補(bǔ)償^[4]。

如圖3所示，R3是N+注入電阻，R2是P+注入電阻，在SMIC 0.35 μm CMOS 工藝中，他們的一階溫度系數(shù)分別為TCndif= 1.6E-03，TCpdif=1.44E-03 ?？紤]電阻的一階溫度系數(shù)后，電阻阻值為:



R=R(T0)#8226;[+TC(T-T0)][JY](11)



其中TC表示電阻的一階溫度系數(shù)。當(dāng)IPTAT=VT#8226;ln n/R1，并流過R3，R2以及PNP管時(shí)，其基準(zhǔn)輸出電壓為：

這樣就實(shí)現(xiàn)了基準(zhǔn)輸出電壓的二階溫度補(bǔ)償。

3.2 運(yùn)放失調(diào)電壓補(bǔ)償

運(yùn)放的失調(diào)電壓主要源自電路的非對(duì)稱性，為減小運(yùn)放電路的非對(duì)稱性，在設(shè)計(jì)時(shí)，可綜合考慮芯片面積和寄生參數(shù)的影響，選擇相對(duì)較大的器件尺寸可以有效降低運(yùn)放的失調(diào)電壓。另外，如圖1所示由于：



VREF=VEB+(R2/R1)#8226;(ΔVEB+VOS)[JY](19)



因此失調(diào)電壓所引起的相對(duì)誤差為：



Error=(R2/R1)#8226;VOSVREF[JY](20)



由式(20)可知，可以通過減小(R2/R1)的值來減小失調(diào)電壓的影響，但同時(shí)為了保證基準(zhǔn)輸出電壓的大小不變，需要相對(duì)增加ΔVEB的值。

如圖4所示，采用級(jí)聯(lián)PNP管后就可以使ΔVEB增加一倍，這樣便可實(shí)現(xiàn)失調(diào)電壓的補(bǔ)償。本文綜合利用上述兩種方法，有效降低了運(yùn)放失調(diào)電壓對(duì)基準(zhǔn)輸出的影響。

圖4 級(jí)聯(lián)PNP管

3.3 其他非理想因素補(bǔ)償

PNP管的β值是由工藝所決定的，一般會(huì)選擇β值較高的工藝模型。

基區(qū)等效串聯(lián)電阻主要由基區(qū)體電阻，接觸孔電阻和連線電阻組成，他與版圖結(jié)構(gòu)、接觸孔的位置和數(shù)量有著密切的關(guān)系，所以要有效降低基區(qū)等效串聯(lián)電阻可采取多打接觸孔，使用寬金屬連線等設(shè)計(jì)技巧。再考慮到要減小工藝失配的影響，需要對(duì)版圖進(jìn)行精心設(shè)計(jì)。與圖4相對(duì)應(yīng)，圖5給出了本設(shè)計(jì)中PNP管與電阻的版圖布局^[7]，他們都采用了中心對(duì)稱的設(shè)計(jì)方法，這樣能很好地實(shí)現(xiàn)器件的匹配。

4 帶隙基準(zhǔn)電路的實(shí)現(xiàn)

為驗(yàn)證上述對(duì)帶隙基準(zhǔn)中各非理想因素的補(bǔ)償方法，本文采用SMIC 0.35 μm 3.3 V CMOS工藝設(shè)計(jì)了帶隙基準(zhǔn)電路，如圖6所示。圖6(a)中左半部分是啟動(dòng)電路，右半部分是帶隙基準(zhǔn)的核心電路，圖6(b)是帶隙基準(zhǔn)核心電路中運(yùn)放的電路結(jié)構(gòu)。在圖6(a)中，R4，R5，R6補(bǔ)償了鏡像電流源的溝道調(diào)制效應(yīng)，使鏡像電流源按比例提供精確的偏置電流。圖6(b)中Vb1~Vb4 是運(yùn)放的偏置電壓，由偏置電路提供。圖7是該帶隙基準(zhǔn)的版圖實(shí)現(xiàn)。

圖5 PNP管與電阻的版圖布局

圖6 帶隙基準(zhǔn)電路

圖7 帶隙基準(zhǔn)的版圖實(shí)現(xiàn)

對(duì)帶隙基準(zhǔn)電路的版圖進(jìn)行寄生參數(shù)提取，然后將寄生參數(shù)反標(biāo)回電路節(jié)點(diǎn)中并做了電路的后仿真，仿真結(jié)果如圖8所示。圖8(a)是經(jīng)過二階溫度補(bǔ)償后的輸出電壓與溫度的關(guān)系曲線，其溫度掃描范圍是-40~+125 ℃，在這個(gè)溫度范圍內(nèi)的電壓變化為0.58 mV，由此可計(jì)算出的帶隙基準(zhǔn)的溫度系數(shù)為3.4 ppm/℃；圖8(b)是帶隙基準(zhǔn)中運(yùn)放的電源抑制比，在低頻時(shí)運(yùn)放的電源抑制比達(dá)到了85 dB。芯片后仿真結(jié)果表明上述理論分析及補(bǔ)償方法的正確性。

圖8 仿真結(jié)果

5 結(jié) 語

文中全面分析了帶隙基準(zhǔn)源的主要非理想因素，提出了補(bǔ)償非理想因素的方法并將其應(yīng)用到了具體的電路設(shè)計(jì)中去。采用SMIC 0.35 μm 3.3 V CMOS 工藝，從電路到版圖設(shè)計(jì)了一種高性能帶隙基準(zhǔn)電路，芯片的后仿真結(jié)果表明了上述補(bǔ)償方法的有效性。采用該帶隙基準(zhǔn)的一種14位D/A轉(zhuǎn)換器已經(jīng)參加MPW流片，并初步測試通過。希望文中對(duì)帶隙基準(zhǔn)非理想因素的分析、相應(yīng)的補(bǔ)償方法以及具體電路的設(shè)計(jì)能夠?yàn)楦咝阅軒痘鶞?zhǔn)電路，尤其是應(yīng)用于A/D、D/A轉(zhuǎn)換器中的帶隙基準(zhǔn)電路設(shè)計(jì)提供有益的參考。

參 考 文 獻(xiàn)

［1］Song B S，Gray P R.A Precision Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits，1983(1):634-643.

［2］Leung K N，Mok P K T，Leung C Y.A 2 V 23 μA 5.3 ppm/℃ Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits，2003，38:561-564.

［3］Audy J M.3rd Order Curvature Corrected Bandgap Cell[J].Circuits and Systems，1996(1):397-400.

［4］Chen Haoqiong，Gao Qingyun，Qin Shicai.Error Sources of CMOS Bandgap Reference and Their Improvement[J].Reseach and Progress of SSE，2005，25:531-535.

［5］Behzad Razavi.Design of Analog CMOS Integrated Circuits[M].New York:McGraw Hill，2001.

［6］Gray P，Meyer R.Analysis and Design of Analog Integrated Circuits[M].3rd Edition.NewYork:Wiley，1993.

［7］Hastings A.The Art of Analog Layout[M].USA:Prentic Hall，2001.

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。