摘要：針對(duì)高速高精度模數(shù)轉(zhuǎn)換器（ADC）中的高速串行接口（SerDes）發(fā)射機(jī)電路面臨的信道損耗、噪聲、串?dāng)_、工藝波動(dòng)等非理想因素，提出了一種符合傳輸接口JESD204B協(xié)議要求的高速串行發(fā)射機(jī)電路結(jié)構(gòu)，綜合使用匹配阻抗校準(zhǔn)、前饋均衡（FFE）和T-coil等技術(shù)來(lái)改善數(shù)據(jù)傳輸質(zhì)量。對(duì)于現(xiàn)有半速率發(fā)射機(jī)結(jié)構(gòu)對(duì)時(shí)鐘占空比較為敏感的問(wèn)題，設(shè)計(jì)了時(shí)鐘占空比校準(zhǔn)電路來(lái)穩(wěn)定輸出時(shí)鐘的占空比。另外，文中所采用的多支路并聯(lián)的源串聯(lián)終端（SST）驅(qū)動(dòng)器架構(gòu)，有效地實(shí)現(xiàn)了匹配阻抗校準(zhǔn)與前饋均衡方案的結(jié)合，大幅減小了電路復(fù)雜度和面積占用，顯著降低了發(fā)射機(jī)功耗。提出的發(fā)射機(jī)電路采用28nm CMOS工藝設(shè)計(jì)并流片，實(shí)測(cè)結(jié)果表明，在16Gb/s的傳輸速率下，輸出信號(hào)眼高為811mV、眼寬約為58.8ps，總抖動(dòng)為7.35ps，發(fā)射機(jī)功耗約為49.2mW，能效比為3.07pJ/bit，電路版圖面積約為300×150μm2。在滿(mǎn)足協(xié)議要求的前提下，該發(fā)射機(jī)在抖動(dòng)性能、能效和電路面積上具有顯著優(yōu)勢(shì)。

關(guān)鍵詞：發(fā)射機(jī)；阻抗校準(zhǔn)；占空比校準(zhǔn)；T-coil；源串聯(lián)終端

中圖分類(lèi)號(hào)：TN432 文獻(xiàn)標(biāo)志碼：A

DOI：10.7652/xjtuxb202409017 文章編號(hào)：0253-987X（2024）09-0173-10

A 16Gb/s SerDes Transmitter for High-Speed and High-Precision Analog-to-Digital Convertors

HAN Jiali1， REN Jiajia1， PEI Lei1， LI Nannan1， QI Huanhuan1， WANG Jinfu2， ZHANG Jie1， ZHANG Hong1

（1. School of Microelectronics， Xi’an Jiaotong University， Xi’an 710049， China;

2. Xi’an Aerosemi Technology Company， Xi’an 710076， China）

Abstract：A high-speed serial transmitter circuit compliant with the JESD204B protocol is designed in this paper， aiming to address the non-ideal factors such as channel attenuation， noise， and crosstalk faced by the transmitter circuit of high-speed Serial/De-serial interface （SerDes） in high-speed and high-precision analog-to-digital converters （ADCs）. The design employs several techniques such as matching impedance calibration， feed-forward equalization， and T-coil to improve the quality of data transmission. In addition， to tackle the sensitivity of the current half-rate transmitter architecture to variation in the input clock duty cycle， a duty cycle calibration circuit is devised to stabilize the duty cycle of the output clock. Besides， the source-series-terminated （SST） driver architecture with multiple parallel slices is adopted to realize the combination of matching impedance calibration and feed-forward equalization scheme， significantly reducing circuit complexity， area occupation， and power consumption of the transmitter. The transmitter is designed and fabricated in a 28nm CMOS process. Measurement results show that， at a transmission rate of 16Gb/s， the transmitter achieves an eye height of 811mV， an eye width of 58.8ps， a total jitter of 7.35ps， a power consumption of 49.2mW， and an energy efficiency rate of 3.07pJ/bit. The layout area measures 300×150μm2. The transmitter showcases significant advantages in terms of jitter performance， energy efficiency， and circuit area while meeting protocol requirements.

Keywords：transmitter; impedance calibration; duty cycle calibration; T-coil; source-series-terminated

隨著有線(xiàn)通信數(shù)據(jù)速率不斷提升以及集成電路工藝的不斷進(jìn)步，高速串行數(shù)據(jù)接口（SerDes）技術(shù)已經(jīng)廣泛取代了傳統(tǒng)的并行接口技術(shù)。SerDes接口解決了高速條件下并行數(shù)據(jù)不同步的問(wèn)題，同時(shí)能夠大大減少I(mǎi)/O接口數(shù)量，并具有更好的電磁兼容性［1-2］。在此背景下，作為寬帶通信系統(tǒng)關(guān)鍵電路的高速高精度模數(shù)轉(zhuǎn)換器（ADC），其數(shù)據(jù)的傳輸也逐漸采用SerDes來(lái)替代傳統(tǒng)的并行接口，從而顯著降低ADC芯片的I/O數(shù)量和芯片的封裝體積以及電路板的設(shè)計(jì)難度。為了提高ADC的SerDes接口與其他通信設(shè)備的兼容性，JESD204B協(xié)議對(duì)高速高精度ADC中SerDes接口的各項(xiàng)電氣參數(shù)進(jìn)行了嚴(yán)格定義，使得滿(mǎn)足該協(xié)議的收發(fā)機(jī)也成為當(dāng)前國(guó)際上先進(jìn)的高速ADC所采用的主流接口技術(shù)［3-5］。

隨著數(shù)據(jù)吞吐量的劇增，SerDes收發(fā)機(jī)電路的設(shè)計(jì)面臨的挑戰(zhàn)與日俱增。在電路設(shè)計(jì)層面需要解決的問(wèn)題包括如何在有限的時(shí)鐘速率下實(shí)現(xiàn)更高的數(shù)據(jù)傳輸速率，如何實(shí)現(xiàn)更快的驅(qū)動(dòng)器響應(yīng)速度和更大的信號(hào)擺幅，如何降低收發(fā)機(jī)的誤碼率并提高能效比等［6-7］。針對(duì)這些難題，近些年國(guó)際上提出了諸多設(shè)計(jì)方案，其中采用半速率、1/4速率時(shí)鐘的發(fā)射機(jī)結(jié)構(gòu)，可以降低收發(fā)機(jī)的時(shí)鐘速率需求，但同時(shí)對(duì)時(shí)鐘占空比穩(wěn)定性提出了更高的要求［8-10］。

對(duì)于核心的驅(qū)動(dòng)器電路，主流的電流模邏輯（CML）驅(qū)動(dòng)器具有更好的噪聲性能，但較小的匹配阻抗迫使它不得不增大驅(qū)動(dòng)電流以實(shí)現(xiàn)一定的信號(hào)擺幅［11-13］。文獻(xiàn)［14］提出了一種大擺幅低功耗的源串聯(lián)終端（SST）的驅(qū)動(dòng)器結(jié)構(gòu)，但缺少匹配阻抗校準(zhǔn)方案，使其對(duì)工藝的波動(dòng)非常敏感。此外，針對(duì)嚴(yán)重影響數(shù)據(jù)誤碼率的碼間干擾問(wèn)題，除了在接收機(jī)內(nèi)部對(duì)信號(hào)進(jìn)行均衡外，在發(fā)射機(jī)內(nèi)部設(shè)置一定程度的前饋均衡也已被廣泛采用［15-18］，因此如何在SST驅(qū)動(dòng)器中實(shí)現(xiàn)前饋均衡也是設(shè)計(jì)的難點(diǎn)。另外，針對(duì)發(fā)射機(jī)輸出端較大的靜電放電（ESD）保護(hù)電路寄生電容所引起的低通特性，在高速場(chǎng)景下需要采取一定的措施去補(bǔ)償和擴(kuò)展［19-21］。

針對(duì)以上問(wèn)題，本文采用28nm CMOS工藝，設(shè)計(jì)了一種最高傳輸速率為16Gb/s且符合JESD204B協(xié)議要求的SerDes發(fā)射機(jī)電路。發(fā)射機(jī)采用半速率非歸零碼的數(shù)據(jù)傳輸方式。本文設(shè)計(jì)了時(shí)鐘占空比校準(zhǔn)電路，使其能夠自適應(yīng)地校準(zhǔn)輸入時(shí)鐘的占空比失調(diào)，以保證半速率數(shù)據(jù)的傳輸質(zhì)量。電路采用改進(jìn)的多支路并聯(lián)SST驅(qū)動(dòng)器結(jié)構(gòu)，能夠在輸出更大信號(hào)擺幅的同時(shí)，有效實(shí)現(xiàn)匹配阻抗校準(zhǔn)和前饋均衡方案的結(jié)合，顯著降低了電路復(fù)雜性和功耗面積開(kāi)銷(xiāo)。另外，還設(shè)計(jì)了一步式匹配阻抗自校準(zhǔn)方案，能夠更有效地解決先進(jìn)工藝下片上電阻較大的制造偏差所帶來(lái)的匹配阻抗失調(diào)和反射現(xiàn)象。最后本文通過(guò)T-coil結(jié)構(gòu)，有效補(bǔ)償了ESD寄生所導(dǎo)致的高頻信號(hào)衰減。綜合以上技術(shù)，經(jīng)測(cè)試，本文發(fā)射機(jī)在16Gb/s的傳輸速率下，輸出信號(hào)眼高為811mV，眼寬約為58.8ps，總抖動(dòng)為7.35ps，發(fā)射機(jī)功耗約為49.2mW，能效比為3.07pJ/bit。電路版圖面積約為300×150μm2。

1 發(fā)射機(jī)電路的系統(tǒng)結(jié)構(gòu)

本文設(shè)計(jì)的發(fā)射機(jī)應(yīng)用目標(biāo)為2個(gè)14位、最高采樣速率為3×109/s的高速高精度ADC系統(tǒng)，需滿(mǎn)足JESD204B通信協(xié)議對(duì)發(fā)射機(jī)的電氣特性要求，并盡可能提高通信信號(hào)質(zhì)量、降低功耗?？紤]到JESD204B協(xié)議編解碼所增加的信息，兩個(gè)ADC的接口發(fā)送數(shù)據(jù)的整體速率達(dá)到120Gb/s，需要用到8個(gè)相同的SerDes發(fā)射機(jī)通道進(jìn)行數(shù)據(jù)的協(xié)同傳輸，單個(gè)通道的工作速率為1.6875～16Gb/s，以充分滿(mǎn)足ADC的數(shù)據(jù)傳輸需求。輸入到每個(gè)SerDes發(fā)射機(jī)的數(shù)據(jù)位寬為20bit，速率為84.375～800Mb/s。圖1為發(fā)射機(jī)系統(tǒng)的整體結(jié)構(gòu)。發(fā)射機(jī)外部包括鎖相環(huán)系統(tǒng)、帶隙基準(zhǔn)和線(xiàn)性穩(wěn)壓驅(qū)動(dòng)器電路。發(fā)射機(jī)內(nèi)部電路包括數(shù)據(jù)并串轉(zhuǎn)換電路、阻抗匹配和前饋均衡控制電路、采用多支路并聯(lián)SST結(jié)構(gòu)的驅(qū)動(dòng)器電路、用以擴(kuò)展帶寬的T-coil終端電路、優(yōu)化時(shí)鐘性能的時(shí)鐘轉(zhuǎn)換與占空比校準(zhǔn)電路以及一步式匹配阻抗自校準(zhǔn)電路。

發(fā)射機(jī)的主要工作原理如下。時(shí)鐘通路由鎖相環(huán)為發(fā)射機(jī)系統(tǒng)提供最高速率為8GHz的差分高頻時(shí)鐘，該時(shí)鐘信號(hào)在電平轉(zhuǎn)換電路中實(shí)現(xiàn)電流模邏輯（CML）到CMOS的電平轉(zhuǎn)換，再通過(guò)占空比校準(zhǔn)電路中的反饋調(diào)節(jié)輸出占空比逼近50%的穩(wěn)定系統(tǒng)時(shí)鐘。數(shù)據(jù)通路由協(xié)議數(shù)模接口輸入的20bit、800Mb/s并行數(shù)據(jù)在并串轉(zhuǎn)換電路中通過(guò)半速率時(shí)鐘采樣的方式，轉(zhuǎn)換成16Gb/s的串行數(shù)據(jù)傳入驅(qū)動(dòng)器電路，由驅(qū)動(dòng)器提供足夠的驅(qū)動(dòng)能力，將高速數(shù)據(jù)通過(guò)片外線(xiàn)纜（或電路板走線(xiàn)）傳輸?shù)浇邮諜C(jī)。在驅(qū)動(dòng)器驅(qū)動(dòng)串行數(shù)據(jù)輸出之前，電路會(huì)根據(jù)工藝波動(dòng)，對(duì)匹配電阻進(jìn)行一步式自校準(zhǔn)，再根據(jù)實(shí)際的應(yīng)用場(chǎng)景、信道特性，配置合適的均衡系數(shù)，完成驅(qū)動(dòng)器的預(yù)配置，以實(shí)現(xiàn)最佳性能的信號(hào)傳輸。終端處的T-coil電路可以很大程度地補(bǔ)償ESD保護(hù)電路引入的高頻衰減，改善發(fā)射機(jī)電路的回波損耗性能。

2 時(shí)鐘電平轉(zhuǎn)換和占空比校準(zhǔn)電路

發(fā)射機(jī)系統(tǒng)中時(shí)鐘的性能會(huì)直接影響數(shù)據(jù)傳輸?shù)乃俾屎洼敵鲂盘?hào)的質(zhì)量，時(shí)鐘的抖動(dòng)和過(guò)大的上升下降延時(shí)都會(huì)直接造成串行數(shù)據(jù)脈寬邊沿的抖動(dòng)。此外，半速率的傳輸結(jié)構(gòu)需要用到相差為180°的兩相時(shí)鐘（即時(shí)鐘的上升和下降沿）來(lái)進(jìn)行數(shù)據(jù)并串轉(zhuǎn)換，這就要求時(shí)鐘具有穩(wěn)定的50%的占空比。占空比的失真會(huì)直接引起數(shù)據(jù)邊沿的確定性抖動(dòng)，使得輸出信號(hào)的眼圖質(zhì)量嚴(yán)重下降，引起較大的數(shù)據(jù)傳輸誤碼率［22］。為此，在發(fā)射機(jī)系統(tǒng)內(nèi)部需要對(duì)鎖相環(huán)輸入的時(shí)鐘進(jìn)行處理和優(yōu)化，以滿(mǎn)足發(fā)射機(jī)對(duì)時(shí)鐘信號(hào)的性能要求。

2.1 時(shí)鐘電平轉(zhuǎn)換電路

本文8個(gè)發(fā)射機(jī)通道的時(shí)鐘均來(lái)自同一個(gè)高速鎖相環(huán)。通道間的并行排列方式使發(fā)射機(jī)與鎖相環(huán)之間存在很長(zhǎng)的走線(xiàn)。為減少走線(xiàn)衰減和噪聲干擾，使發(fā)射機(jī)獲得更高性能的時(shí)鐘，時(shí)鐘采用CML電平來(lái)進(jìn)行傳輸分發(fā)；這需要在鎖相環(huán)輸出端和發(fā)射機(jī)電路內(nèi)部分別設(shè)計(jì)CML驅(qū)動(dòng)器在和CML到CMOS的電平轉(zhuǎn)換電路，其結(jié)構(gòu)如圖2所示。CML驅(qū)動(dòng)器采用電容源級(jí)負(fù)反饋的驅(qū)動(dòng)器結(jié)構(gòu)，該結(jié)構(gòu)的傳遞函數(shù)為

H（s）=gmC1s+1R0，M1CS

s+1+gmR0，M1/2R0，M1CSs+1RLC1-1（1）

式中：S為復(fù)頻域變量；gm為差分輸入對(duì)電流管M3和M4的跨導(dǎo)；R0，M1為電流管M1的輸出阻抗。其中反饋電容CS能夠?yàn)橄到y(tǒng)引入一個(gè)零點(diǎn)，使得系統(tǒng)表現(xiàn)出帶通的頻率特性，從而具有更大的帶寬；還能有效地抑制低頻噪聲和個(gè)別時(shí)鐘信號(hào)的直流電平失真對(duì)占空比的影響。

CML到CMOS的電平轉(zhuǎn)換電路由反相器跨接反饋電阻構(gòu)成的跨阻結(jié)構(gòu)和后級(jí)緩沖器組成?？缱杞Y(jié)構(gòu)能夠建立一個(gè)處于反相器翻轉(zhuǎn)閾值處的直流電平，接收到的CML電平時(shí)鐘則可以通過(guò)隔直電容C1與該直流點(diǎn)實(shí)現(xiàn)交流耦合，經(jīng)過(guò)后級(jí)交叉耦合反相器和緩沖器的驅(qū)動(dòng)，最終輸出CMOS電平時(shí)鐘。與此同時(shí)，該結(jié)構(gòu)能夠優(yōu)化輸入時(shí)鐘直流電壓失調(diào)所引起的占空比失真。交叉耦合的反相器能夠增大輸出驅(qū)動(dòng)，優(yōu)化時(shí)鐘上升、下降延時(shí)。

2.2 時(shí)鐘占空比校準(zhǔn)電路

轉(zhuǎn)換電路對(duì)時(shí)鐘占空比的優(yōu)化非常有限，為此本文設(shè)計(jì)了時(shí)鐘占空比校準(zhǔn)電路來(lái)實(shí)時(shí)檢測(cè)和調(diào)節(jié)時(shí)鐘的占空比。電路由占空比檢測(cè)模塊、延時(shí)控制單元及一組輸出緩沖器組成，如圖3（a）所示。

檢測(cè)電路會(huì)對(duì)延時(shí)控制單元輸出的時(shí)鐘CLKp和CLKn進(jìn)行RC濾波，得到它們的平均電壓Vclk_p和Vclk_n，實(shí)現(xiàn)占空比到電壓的初步量化。量化后的電壓經(jīng)過(guò)差分運(yùn)算放大器放大后輸出控制電壓Vdcc_p和Vdcc_n，控制電壓可以通過(guò)延時(shí)控制模塊調(diào)控時(shí)鐘上升、下降延時(shí)，從而實(shí)現(xiàn)對(duì)時(shí)鐘占空比的調(diào)節(jié)，形成負(fù)反饋閉環(huán)。當(dāng)環(huán)路達(dá)到穩(wěn)定時(shí)，輸出時(shí)鐘CLKout_p和CLKout_n的占空比會(huì)穩(wěn)定在50%。

延時(shí)控制模塊電路結(jié)構(gòu)如圖3（b）所示，每條時(shí)鐘通路由3個(gè)并聯(lián)的可控延時(shí)反相器組成，通過(guò)改變控制電壓Vdcc_n和Vdcc_p來(lái)控制反相器充放電流大小，從而改變輸入時(shí)鐘翻轉(zhuǎn)時(shí)的上升、下降延時(shí)。

圖3（c）為調(diào)節(jié)過(guò)程的波形示意圖，對(duì)于一組占空比不為50%的輸入時(shí)鐘，以CLKin_p為例，經(jīng)過(guò)未調(diào)控的延時(shí)控制單元后輸出時(shí)鐘CLKn，再經(jīng)RC濾波后得到對(duì)應(yīng)的平均電壓Vclk_n，此時(shí)有Vclk_nlt;Vstd（設(shè)占空比為50%時(shí)，平均電壓為Vstd）。經(jīng)過(guò)差分運(yùn)算放大器比較放大后，電壓Vdcc_n減小，結(jié)合圖3（b），減小的Vdcc_n會(huì)增大延時(shí)單元可控延時(shí)反相器的下降延時(shí)、減小上升延時(shí)，從而使輸出的CLKn時(shí)鐘占空比增大，后級(jí)的輸出驅(qū)動(dòng)器對(duì)輸出的時(shí)鐘波形進(jìn)行整形驅(qū)動(dòng)。經(jīng)過(guò)幾個(gè)周期的調(diào)整，輸出時(shí)鐘的占空比最終會(huì)穩(wěn)定收斂到50%。

3 驅(qū)動(dòng)器電路及阻抗匹配和均衡方案

驅(qū)動(dòng)器作為發(fā)射機(jī)的核心模塊，能將高速的數(shù)字信號(hào)轉(zhuǎn)變成具有所需帶寬的模擬信號(hào)，其性能在很大程度上決定了發(fā)射機(jī)輸出的串行信號(hào)的質(zhì)量。此外，驅(qū)動(dòng)器以全速率進(jìn)行工作，因而是發(fā)射機(jī)中的功耗最大的模塊。

3.1 發(fā)射機(jī)驅(qū)動(dòng)器電路

在高速率多通道數(shù)據(jù)傳輸?shù)膱?chǎng)景下，傳統(tǒng)的CML驅(qū)動(dòng)器會(huì)產(chǎn)生較大的功耗，因此本文采用SST驅(qū)動(dòng)器，在保證傳輸速率的同時(shí)，顯著降低發(fā)射機(jī)功耗。與CML不同，SST驅(qū)動(dòng)器是一種電壓模式的驅(qū)動(dòng)器，具有結(jié)構(gòu)簡(jiǎn)單、擺幅大、易匹配和低功耗等優(yōu)勢(shì)，可以應(yīng)用于多種高速傳輸協(xié)議。

基本的SST驅(qū)動(dòng)器電路結(jié)構(gòu)如圖4（a）所示，包括一對(duì)PMOS上拉開(kāi)關(guān)、一對(duì)NMOS下拉開(kāi)關(guān)和一對(duì)串聯(lián)的端接匹配電阻（設(shè)計(jì)為50Ω）。輸出數(shù)據(jù)1時(shí)，由Vin_n輸入的低電平控制PMOS上拉開(kāi)關(guān)導(dǎo)通，同時(shí)Vin_p輸入的高電平控制NMOS下拉開(kāi)關(guān)導(dǎo)通，經(jīng)過(guò)與傳輸線(xiàn)的50Ω特征阻抗分壓，得到輸出高電平Voutp=（Vdd－Vds）/2（Vds為MOS管源漏端壓降），同時(shí)輸出低電平Vout_n=0。數(shù)據(jù)0的輸出與1相反。因此，若不考慮晶體管的壓降和傳輸線(xiàn)損耗，該結(jié)構(gòu)的差分輸出擺幅可以達(dá)到電源電壓Vdd。由于SST驅(qū)動(dòng)器的輸出擺幅只與電源電壓有關(guān)，與電流大小無(wú)關(guān)，因此相較于CML驅(qū)動(dòng)器，在相同差分輸出擺幅和匹配方式下，其功耗只有CML驅(qū)動(dòng)器的1/4［7］。

3.2 阻抗匹配及前饋均衡方案

在傳輸線(xiàn)理論中，終端負(fù)載阻抗與傳輸線(xiàn)特征阻抗不匹配時(shí)會(huì)產(chǎn)生反射現(xiàn)象，嚴(yán)重影響信號(hào)傳輸質(zhì)量。受到工藝波動(dòng)的影響，片上的匹配電阻往往會(huì)產(chǎn)生較大的偏差，通常需增加修調(diào)校準(zhǔn)單元，在芯片制造完成后，根據(jù)實(shí)際偏差對(duì)阻抗進(jìn)行校準(zhǔn)。

除此之外，由于實(shí)際傳輸?shù)男盘?hào)頻譜比較復(fù)雜，在經(jīng)過(guò)傳輸線(xiàn)時(shí)的各頻率分量的衰減程度不同，再加上信道噪聲、趨膚效應(yīng)、串?dāng)_等影響，接收端收到的信號(hào)帶有嚴(yán)重的后標(biāo)拖尾和前標(biāo)爬坡，造成碼間干擾，大大影響了數(shù)據(jù)的誤碼率。針對(duì)該問(wèn)題，除了在接收機(jī)端采取相應(yīng)均衡手段外，通常在發(fā)射機(jī)端也需設(shè)計(jì)基于有限沖激響應(yīng)濾波器的前饋均衡（FFE）方案來(lái)增強(qiáng)整個(gè)系統(tǒng)的均衡能力［5］。

為實(shí)現(xiàn)匹配電阻修調(diào)校準(zhǔn)和前饋均衡，本文將標(biāo)準(zhǔn)的SST驅(qū)動(dòng)器拆分為32個(gè)相同且并聯(lián)的驅(qū)動(dòng)支路單元，將差分電阻對(duì)簡(jiǎn)化為一個(gè)串聯(lián)在輸出端的匹配電阻，結(jié)構(gòu)如圖4（b）所示。通過(guò)使能不同個(gè)數(shù)的支路單元來(lái)改變并聯(lián)電阻個(gè)數(shù)，實(shí)現(xiàn)匹配阻抗的修調(diào)校準(zhǔn)。未使用的支路單元通過(guò)前級(jí)控制模塊對(duì)其執(zhí)行關(guān)斷使能，輸出置于高阻態(tài)，在不影響輸出阻抗的同時(shí)也不會(huì)產(chǎn)生額外功耗。

本文進(jìn)一步通過(guò)調(diào)整已使能的支路單元中傳輸主標(biāo)數(shù)據(jù)和后標(biāo)數(shù)據(jù)的數(shù)量比例實(shí)現(xiàn)了2抽頭、去加重的前饋均衡，如圖4（b）所示。圖4（c）為去加重均衡時(shí)的時(shí)序波形示意圖。Dmain_p和Dmain_n為并串轉(zhuǎn)換模塊串行化后的數(shù)據(jù)，Dpost_p和Dpost_n為主標(biāo)數(shù)據(jù)在移位寄存器中移位一個(gè)周期后取反的結(jié)果。設(shè)完成阻抗匹配后，傳輸主標(biāo)數(shù)據(jù)的支路單元個(gè)數(shù)為M，傳輸后標(biāo)數(shù)據(jù)的支路單元個(gè)數(shù)為N，則具體均衡值可表示為

Pde_emphsis=-20lgM-NM+N （2）

本文的多支路并聯(lián)的SST驅(qū)動(dòng)器結(jié)構(gòu)實(shí)現(xiàn)了匹配阻抗校準(zhǔn)和前饋均衡方案的高效結(jié)合，顯著地降低了電路復(fù)雜性和功耗、面積開(kāi)銷(xiāo)。

3.3 一步式匹配電阻自校準(zhǔn)方案

對(duì)匹配阻抗的校準(zhǔn)往往需要對(duì)制造完成后的芯片進(jìn)行測(cè)試，然后手動(dòng)配置修調(diào)片上電阻阻值，大大增加了芯片的測(cè)試時(shí)間成本，且由于受到測(cè)試環(huán)境的影響，校準(zhǔn)結(jié)果往往不理想。本文設(shè)計(jì)了一個(gè)片上一步式匹配電阻自校準(zhǔn)的方案，在芯片通電后可以對(duì)匹配電阻進(jìn)行一步式的初始化自校準(zhǔn)，無(wú)需測(cè)試和手動(dòng)配置。電路結(jié)構(gòu)如圖5所示，整體架構(gòu)包括驅(qū)動(dòng)器支路單元的復(fù)制電路、100Ω的片外高精度電阻、比較器和數(shù)字校準(zhǔn)邏輯電路。

通過(guò)帶隙基準(zhǔn)偏置輸出大小之比為1∶2的精準(zhǔn)電流I1、I2，其中I1經(jīng)過(guò)片外100Ω高精度電阻產(chǎn)生電壓V1，電流I2經(jīng)過(guò)驅(qū)動(dòng)器支路單元的下半部分電路的復(fù)制電路（驅(qū)動(dòng)器上、下拉開(kāi)關(guān)管的導(dǎo)通阻抗相近，因此以下拉電路為準(zhǔn)進(jìn)行阻抗校準(zhǔn)）產(chǎn)生電壓V2。當(dāng)匹配電阻為50Ω時(shí)，應(yīng)滿(mǎn)足電壓關(guān)系V1=V2，因此通過(guò)比較實(shí)際電壓V1和V2，即可得到此時(shí)輸出阻抗與50Ω特征阻抗的關(guān)系。

本文采用開(kāi)關(guān)電容比較器結(jié)構(gòu)。在Φ1相時(shí)，比較器運(yùn)放為單位增益緩沖結(jié)構(gòu)，將點(diǎn)A鉗位到Vcm電壓，同時(shí)接入Miller補(bǔ)償電容C2，確保環(huán)路穩(wěn)定性，此時(shí)電容C1輸入電壓V1。

在Φ2相時(shí)，比較器運(yùn)放切斷負(fù)反饋通路和Miller補(bǔ)償通路，電容C1輸入電壓V2，運(yùn)放開(kāi)環(huán)比較正負(fù)端的差分電壓結(jié)果。根據(jù)電荷守恒定律，Φ2相運(yùn)算放大器差分輸入為V2-V1，開(kāi)關(guān)電容比較器可以很好地消除自身失調(diào)對(duì)判決結(jié)果帶來(lái)的影響。

校準(zhǔn)邏輯電路會(huì)根據(jù)比較器判決結(jié)果，對(duì)驅(qū)動(dòng)器支路單元并聯(lián)數(shù)進(jìn)行二分法逼近調(diào)節(jié)，最終收斂出最合適的匹配阻抗，完成匹配阻抗的自校準(zhǔn)，大大減小了芯片測(cè)試的時(shí)間成本，非常有效地減小了傳輸線(xiàn)反射，對(duì)回波損耗性能和信號(hào)眼圖質(zhì)量也有相當(dāng)程度的改善。

本文通過(guò)多支路并聯(lián)的SST驅(qū)動(dòng)器和阻抗匹配自校準(zhǔn)方案，將終端電阻匹配和電路均衡實(shí)現(xiàn)了高效的融合。首先由阻抗自校準(zhǔn)得到最優(yōu)配匹配電阻小的驅(qū)動(dòng)器單元個(gè)數(shù)N，再根據(jù)式（2）的均衡公式，對(duì)輸出信號(hào)進(jìn)行FFE去加重均衡。

4 帶有T-coil的ESD電路

為了保證發(fā)射機(jī)的工作可靠性，發(fā)射機(jī)的差分輸出端口需要ESD保護(hù)電路進(jìn)行防護(hù)。為了獲得較大的電壓防護(hù)裕度，ESD保護(hù)電路中的二極管尺寸不宜太小，而大尺寸的二極管會(huì)引入較大的寄生電容，使得信號(hào)在輸入傳輸線(xiàn)之前就產(chǎn)生了一個(gè)較大的低通衰減，降低了整個(gè)發(fā)射機(jī)電路與傳輸線(xiàn)的匹配性能。本文采用T-coil技術(shù)［15］，補(bǔ)償ESD電路寄生帶來(lái)的低通特性，提升匹配度和回波損耗性能。

T-coil技術(shù)通過(guò)一對(duì)電感，與ESD保護(hù)電路二極管形成一個(gè)T型結(jié)構(gòu)，如圖6所示。通過(guò)合理設(shè)計(jì)器件參數(shù)利用傳輸函數(shù)的零點(diǎn)來(lái)抵消低頻極點(diǎn)從而擴(kuò)展帶寬。理想情況下，T-coil方案能將帶寬提升約2.72倍［7］，大大提升了傳輸性能。

T-coil電路的等效模型如圖7（a）所示。兩個(gè)線(xiàn)圈的感值分別為L(zhǎng)a、Lb，它們的互感值為M=k（LaLb）0.5，k為兩電感的耦合系數(shù)，Ra、Rb為電感寄生電阻，橋接電容Cb表示兩個(gè)電感線(xiàn)圈之間的邊緣寄生電容；Cesd為ESD保護(hù)電路二極管的寄生電容；Cpkg為封裝引腳的寄生電容，Ctx為驅(qū)動(dòng)器輸出端寄生電容；接收機(jī)匹配阻抗Rrx和發(fā)射機(jī)匹配阻抗Rtx均為50Ω。為了方便分析，根據(jù)耦合電容等效理論對(duì)T-coil電感進(jìn)行解耦，如圖7（b）所示。然后，再通過(guò)Δ-Y電路轉(zhuǎn)換進(jìn)一步化簡(jiǎn)，得到圖7（c）所示的等效模型。

經(jīng)過(guò)詳細(xì)推導(dǎo)，可以得到圖7（c）中的各阻抗參數(shù)為

Z1=（Ls+M）s+RaD（s）（3）

Z2=（Lb+M）s+RbD（s）（4）

Z3=v4s4+v3s3+v2s2+v1s+1u3s3+u2s2+u1s（5）

Ztx=Rtx1+sRtxCtx（6）

式（3）～（6）中，各變量的表達(dá)式為

D（s）=Cb（La+Lb+2M）s2+Cb（Ra+Rb）s+1

v1=Cb（Ra+Rb）

v2=RaRbCbCesd+Cb（La+Lb+2M）－MCesd

v3=CbCesd（LaRb+LbRa）

v4=CbCesd（LaLb－M2）

u1=Cesd

u2=CbCesd（Ra+Rb）

u3=CbCesd（La+Lb+2M）（7）

當(dāng)不考慮封裝寄生電容Cpkg時(shí)，發(fā)射機(jī)Vin到Vout的傳遞函數(shù)H（s）和輸出等效阻抗Z′tx_out為

H（s）=RrxZ2Z3

（Rtx+Z1+Z2）（Z2+Rrx）Z2+（Rrx+Z1）Z1Z3 （8）

Z′tx_out=ZtxZ3+Z1Z3+Z1Z2+Z2Z3+Z2Ztx

Z1+Z3+Ztx（9）

考慮封裝寄生電容Cpkg，則發(fā)射機(jī)的輸出阻抗如下

Ztx_out=Z′tx_out1+sCpkgZ′tx_out（10）

回波損耗|S11|可以表示為

|S11|=20lg|r|=20lg

Ztx_out-50

Ztx_out+50

（11）

考慮到電路版圖布局和電路性能，本文T-coil中的電感采用對(duì)稱(chēng)結(jié)構(gòu)即La=Lb=L。根據(jù)式（8）表示的傳遞函數(shù)和式（9）表示的回波損耗，對(duì)L取不同的值繪制出相應(yīng)的頻率響應(yīng)曲線(xiàn)，如圖8所示（本文取k=0.4，Ctx=200fF，Cpkg=70fF，Cesd=300fF，Rtx=Rrx=50Ω，對(duì)T-coil中電感線(xiàn)圈的感值進(jìn)行估算）。可見(jiàn)，相比于L=0即不采用T-coil技術(shù)的情況下，較為理想的器件參數(shù)的T-coil可以顯著擴(kuò)展傳輸帶寬、降低回波損耗，從而提升傳輸性能。

本文最終借助芯和半導(dǎo)體公司的電磁仿真軟件IRIS工具，對(duì)電感線(xiàn)圈進(jìn)行了建模和設(shè)計(jì)，并經(jīng)過(guò)多次的迭代，確定了T-coil電感線(xiàn)圈的版圖。

5 仿真和測(cè)試結(jié)果

本文SerDes發(fā)射機(jī)電路采用28nm CMOS工藝設(shè)計(jì)并流片。圖9為流片后整顆芯片的實(shí)際概貌圖和發(fā)射機(jī)電路的版圖，單條通道的發(fā)射機(jī)面積為300×150μm2，8條通道的總面積為2450×290μm2。

對(duì)流片前的版圖提取寄生參數(shù)后進(jìn)行仿真，得到如下結(jié)果。在輸入8GHz、占空比為60%的輸入時(shí)鐘情況下，時(shí)鐘占空比校準(zhǔn)電路的校準(zhǔn)收斂過(guò)程如圖10所示。由圖可見(jiàn)，反饋環(huán)路通過(guò)調(diào)控延時(shí)單元來(lái)改變時(shí)鐘上升下降延時(shí)，實(shí)現(xiàn)了時(shí)鐘占空比校準(zhǔn)，70ns內(nèi)得到了50.08%的輸出占空比。進(jìn)一步的仿真表明，該電路在不同工藝角、溫度和電源電壓條件下，均能將失調(diào)校準(zhǔn)至±0.12%以?xún)?nèi)，大幅減小了半速率結(jié)構(gòu)發(fā)射機(jī)中由時(shí)鐘占空比失真所引起的確定性抖動(dòng)。

完成匹配電阻自校準(zhǔn)后對(duì)輸出端口進(jìn)行S參數(shù)仿真，圖11為不同條件下的回波損耗即S11的仿真結(jié)果。結(jié)果表明，當(dāng)ESD電路帶入T-coil結(jié)構(gòu)拓展帶寬后，回波損耗減小約9dB，性能得到了顯著優(yōu)化。

圖12為本文發(fā)射機(jī)均衡性能的仿真結(jié)果，圖中SST驅(qū)動(dòng)器支路單元并聯(lián)個(gè)數(shù)為32。從中可以看到，不同均衡值配置下，電路對(duì)輸入的PRBS7數(shù)據(jù)中連續(xù)出現(xiàn)的數(shù)據(jù)碼值實(shí)現(xiàn)了可控幅值的去加重均衡。經(jīng)計(jì)算，電壓擺幅的減小量與式（2）結(jié)果吻合。

對(duì)流片后的芯片進(jìn)行測(cè)試，圖13為測(cè)試臺(tái)及測(cè)試設(shè)備。圖14給出了室溫下所測(cè)得的16Gb/s PRBS7數(shù)據(jù)碼型的眼圖結(jié)果。在10－12誤碼率要求下，眼圖高度約為811mV，眼圖寬度約為58.8ps，整體抖動(dòng)為7.35ps，其中確定性抖動(dòng)約為1.423ps，隨機(jī)抖動(dòng)約為415fs，計(jì)算得到的能效為3.07pJ/bit。各項(xiàng)數(shù)據(jù)均符合JESD204B協(xié)議的要求。

表1給出了本文與其他參考文獻(xiàn)SerDes發(fā)射機(jī)性能參數(shù)的對(duì)比。可以看到，本文所設(shè)計(jì)的16Gb/s發(fā)射機(jī)電路在數(shù)據(jù)抖動(dòng)、回波損耗以及低功耗、高能效的性能上具有一定優(yōu)勢(shì)，且電路中半速率發(fā)射機(jī)結(jié)構(gòu)以及占空比調(diào)節(jié)電路大大降低了外部時(shí)鐘電路的需求，一步式匹配阻抗自校準(zhǔn)功能也顯著增加了芯片的靈活度。

6 結(jié) 論

本文提出了一種符合JESD204B協(xié)議的16 Gb/s SerDes發(fā)射機(jī)電路，該電路采用半速率非歸零碼的傳輸方式。時(shí)鐘占空比校準(zhǔn)電路能夠自適應(yīng)地校準(zhǔn)輸入時(shí)鐘的占空比失調(diào)。采用改進(jìn)的多支路并聯(lián)的源串聯(lián)終端（SST）驅(qū)動(dòng)架構(gòu)，有效實(shí)現(xiàn)了匹配阻抗校準(zhǔn)和前饋均衡方案的結(jié)合。一步式匹配阻抗自校準(zhǔn)方案，能夠更有效地解決先進(jìn)工藝下片上電阻較大的制造偏差所帶來(lái)的匹配阻抗失調(diào)和反射現(xiàn)象。最后，采用T-coil結(jié)構(gòu)有效補(bǔ)償了ESD保護(hù)電路的寄生所導(dǎo)致的高頻信號(hào)衰減。經(jīng)流片測(cè)試，本文發(fā)射機(jī)在16 Gb/s的傳輸速率下，輸出信號(hào)眼高為811 mV，眼寬約為58.8 ps，總抖動(dòng)為7.35 ps，發(fā)射機(jī)功耗約為49.2 mW，能效比為3.07 pJ/bit。版圖面積約為300×150 μm2。各項(xiàng)指標(biāo)均滿(mǎn)足JESD204B協(xié)議的要求，并在能效、抖動(dòng)性能和眼圖質(zhì)量上均有一定的優(yōu)勢(shì)。

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（編輯 杜秀杰）