摘" 要： 針對(duì)飛控計(jì)算機(jī)面向多模塊、多種類接口資源方向發(fā)展引發(fā)的原有飛控計(jì)算機(jī)固有性能不足、可拓展性差的問題，提出一種基于ARM+FPGA的軟硬件協(xié)同工作、以PC/104作為多模塊間通信總線的飛控計(jì)算機(jī)框架。該框架中針對(duì)PC/104總線與系統(tǒng)主存?zhèn)鬏數(shù)膸挷黄ヅ鋯栴}，設(shè)計(jì)了雙通道數(shù)據(jù)緩沖路徑，通過(guò)FPGA設(shè)計(jì)IP實(shí)現(xiàn)PC/104總線時(shí)序的控制，以DMA的方式實(shí)現(xiàn)總線與主存DDR之間的高速數(shù)據(jù)緩存。實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的飛控?cái)?shù)據(jù)鏈路可實(shí)現(xiàn)模塊間PC/104總線以40 Mb/s的速度進(jìn)行數(shù)據(jù)傳輸，以及通過(guò)總線實(shí)現(xiàn)外設(shè)到系統(tǒng)主存之間微秒級(jí)別延遲的高速數(shù)據(jù)交換，保證了多模塊工作時(shí)的數(shù)據(jù)傳輸效率。

關(guān)鍵詞： 飛控計(jì)算機(jī)； PC/104總線； ZYNQ?7000； FPGA； DMA數(shù)傳鏈路； 數(shù)據(jù)交換

中圖分類號(hào)： TN791?34； TN919.1?34" " " " " " " " " "文獻(xiàn)標(biāo)識(shí)碼： A" " " " " " " "文章編號(hào)： 1004?373X（2024）14?0015?05

Design of ZYNQ?7000 based PC/104 bus data transmission link of flight control computer

YAN Pengpeng， ZHANG Yumin， SHENG Wei

（School of Instrumentation and Optoelectronic Engineering， Beihang University， Beijing 100191， China）

Abstract： In allusion to the problem of insufficient inherent performance and poor scalability of the original flight control computer caused by the development of multi?module and multi?type interface resources， a flight control computer framework based on ARM + FPGA hardware and software cooperation and taking PC/104 as a multi?module communication bus is proposed. In this framework， a dual?channel data buffer path is designed to improve the bandwidth mismatch between PC/104 bus and system main memory transmission. The PC/104 bus control is realized by IP designed in FPGA， and the high?speed data cache between bus and main memory is realized by means of DMA. The experimental results show that the designed flight control computer data link can realize 40 Mb/s data transmission speed between PC/104 buse between modules， and realize high?speed data exchange with microsecond delay between peripherals and system main memory by the bus， which ensures the data transmission efficiency of multi?module operation.

Keywords： flight control computer; PC/104 bus; ZYNQ?7000; FPGA; DMA data transmission link; data exchange

0" "引" 言

飛控計(jì)算機(jī)作為無(wú)人機(jī)飛行控制的指揮中心，擔(dān)任著實(shí)時(shí)的控制律解算、遙測(cè)數(shù)據(jù)的收發(fā)、飛行任務(wù)的執(zhí)行等功能[1?2]。近年來(lái)，隨著嵌入式處理器的更新迭代，無(wú)人機(jī)所要執(zhí)行的飛行任務(wù)也逐漸加重，無(wú)人機(jī)所需外設(shè)資源越來(lái)越多，傳統(tǒng)以DSP+FPGA為架構(gòu)的導(dǎo)航計(jì)算機(jī)[3]過(guò)于復(fù)雜，較難進(jìn)行冗余備份，而以MPC555處理核心為代表的多模塊方案[4]也難以滿足現(xiàn)在無(wú)人機(jī)的實(shí)時(shí)任務(wù)需求。PC/104在嵌入式領(lǐng)域具有廣泛應(yīng)用，ZYNQ的獨(dú)特異構(gòu)設(shè)計(jì)給用戶設(shè)計(jì)帶來(lái)了較大的想象空間。本文以PC/104為模塊間通信總線，以ZYNQ處理器作為主控，實(shí)現(xiàn)DMA雙通路的數(shù)據(jù)緩存鏈路設(shè)計(jì)，保證飛控在復(fù)雜條件下實(shí)時(shí)收發(fā)總線數(shù)據(jù)。

1" 系統(tǒng)總體設(shè)計(jì)

PC/104是一種工業(yè)計(jì)算機(jī)總線標(biāo)準(zhǔn)，有8位和16位兩個(gè)版本，分別與PC和PC/AT相對(duì)應(yīng)，在嵌入式的設(shè)計(jì)中具有廣泛的應(yīng)用[5]。由于業(yè)內(nèi)無(wú)專用的PC/104總線接口芯片，也沒有集成PC/104總線外設(shè)接口的處理芯片，因此用軟件實(shí)現(xiàn)相應(yīng)功能，雖然具有一定的靈活性，但是對(duì)于實(shí)時(shí)性較強(qiáng)的系統(tǒng)而言，顯然不能達(dá)到要求。對(duì)于實(shí)時(shí)性要求較高的飛控計(jì)算機(jī)，需要專門接口邏輯滿足復(fù)雜的任務(wù)需求。

ZYNQ?7000系列是賽靈思產(chǎn)品平臺(tái)基礎(chǔ)，它基于ARM處理器的片上系統(tǒng)（System on Chip， SoC），可滿足復(fù)雜嵌入式系統(tǒng)的高性能、低功耗和多核處理能力要求，同時(shí)保持了與7系列FPGA的一致性，便利了功能板塊的可擴(kuò)展性[6]。ZYNQ?7000基于ARM處理器的結(jié)構(gòu)，在單片內(nèi)集成了雙核ARM Crotex?A9處理器核心（Processing System， PS）以及可編程邏輯（Programmable Logic， PL）[7]，兩者之間通過(guò)AXI（Advancede Xtensible Interface）總線互聯(lián)。自1996年由ARM公司發(fā)布AMBA總線以來(lái)，到最新版本的AMBA4.0的AXI總線[8]，AXI總線協(xié)議的物理接口包括AXI?GP、AXI?HP、AXI?ACP，接口帶寬為600 Mb/s～1.2 Gb/s，可分別應(yīng)用于不同需求的場(chǎng)景。ZYNQ主機(jī)AXI?GP接口具有發(fā)起讀寫的權(quán)限，然而在飛控計(jì)算機(jī)傳輸多來(lái)源、多類型的數(shù)據(jù)時(shí)，為充分發(fā)揮PS與PL間高性能接口的作用，需要著重解決數(shù)據(jù)緩存與收發(fā)邏輯的問題，該問題的解決會(huì)提高飛控計(jì)算機(jī)的實(shí)時(shí)性。

針對(duì)上述問題，本文設(shè)計(jì)以ZYNQ為平臺(tái)的處理器方案，利用PL設(shè)計(jì)實(shí)現(xiàn)PC/104控制器接口的邏輯，PS負(fù)責(zé)做任務(wù)調(diào)度管理，DMA控制器做總線數(shù)據(jù)緩存。該方案中，PL中的數(shù)據(jù)收發(fā)不同階段通過(guò)中斷事件同步到PS端，PS控制PC/104總線控制器接收、發(fā)送與整合數(shù)據(jù)。為了減少CPU任務(wù)調(diào)度，充分發(fā)揮ZYNQ的AXI?HP接口ARM與FPGA高速數(shù)據(jù)流接口的性能[6]，通過(guò)DMA可實(shí)現(xiàn)總線數(shù)據(jù)在FIFO與主存的交互。同時(shí)，自定義數(shù)據(jù)握手接口，可實(shí)現(xiàn)數(shù)據(jù)在DMA與PC/104控制器之間通過(guò)橋接FIFO做異步緩存。總體設(shè)計(jì)思想和系統(tǒng)硬件框架如圖1所示。系統(tǒng)設(shè)計(jì)包含PC/104總線控制器設(shè)計(jì)、DMA緩存鏈路設(shè)計(jì)以及PS軟件控制設(shè)計(jì)三個(gè)部分。

2" FPGA邏輯設(shè)計(jì)與優(yōu)化

2.1" PC/104控制器設(shè)計(jì)

本文采用16位數(shù)據(jù)總線的PC/104總線架構(gòu)，對(duì)其部分線束進(jìn)行了裁剪，保留了16位的數(shù)據(jù)總線、24位地址線的低20位，以及I/O、存儲(chǔ)設(shè)備所必需的16位控制線。PC/104總線時(shí)序根據(jù)數(shù)據(jù)總線的寬度、讀或?qū)懖僮?、是否選擇插入等待周期、讀寫設(shè)備類型的不同，有著不同的操作時(shí)序，總線上地址以及數(shù)據(jù)的傳輸按照時(shí)鐘進(jìn)行，圖2所示為本文采用16位I/O設(shè)備的讀寫操作時(shí)序。

根據(jù)狀態(tài)機(jī)的設(shè)計(jì)方法[9]，將PC/104的傳輸時(shí)序劃分為：空閑、地址TS_1、地址TS_2、數(shù)據(jù)TC1_1～2、數(shù)據(jù)TC2_1～2、等待1WAIT_1、等待2WAIT_2共9個(gè)狀態(tài)周期。具體設(shè)計(jì)邏輯如下。

1） 系統(tǒng)上電或者復(fù)位之后，PC/104處于空閑狀態(tài)，此時(shí)等待ARM端的指令到來(lái)。

2） 收到指令之后，即刻進(jìn)入地址狀態(tài)TS_1內(nèi)。TS_1進(jìn)行一拍的緩沖，在TS_2狀態(tài)內(nèi)生成BALE地址鎖存使能的信號(hào)，將要訪問的設(shè)備地址鎖存在地址總線SA：19～0上。此時(shí)系統(tǒng)默認(rèn)為寫總線周期，將來(lái)自PS的數(shù)據(jù)放到數(shù)據(jù)總線SD：15～0上，進(jìn)入數(shù)據(jù)TC1狀態(tài)。

3） 在數(shù)據(jù)狀態(tài)TC1內(nèi)，根據(jù)PS的指令使能讀或?qū)懣刂菩盘?hào)，如果M16#信號(hào)有效，此時(shí)監(jiān)測(cè)NOWS#信號(hào)判斷是否需要提前結(jié)束當(dāng)前周期，否則進(jìn)入狀態(tài)TC2。

4） 如果是總線讀操作且IOCHRDY有效，在TC2狀態(tài)內(nèi)即可讀取數(shù)據(jù)總線上的數(shù)據(jù)到指定的寄存器內(nèi)；如果是總線寫操作，主設(shè)備端無(wú)需進(jìn)行操作，等待從設(shè)備將數(shù)據(jù)讀走即可完成一次訪問周期。

5） 在TC1_2、TC2_2和WAIT_2均有后續(xù)任務(wù)邏輯判斷，有任務(wù)則執(zhí)行任務(wù)，否則轉(zhuǎn)入PC/104處于空閑狀態(tài)，即1）狀態(tài)。

2.2" DMA數(shù)據(jù)鏈路設(shè)計(jì)

DMA是指外部設(shè)備不通過(guò)CPU，直接與系統(tǒng)內(nèi)存交換數(shù)據(jù)的接口技術(shù)[10?11]。本文DMA數(shù)據(jù)鏈路設(shè)計(jì)的主要目的在于解決PC/104模塊與ARM通信帶寬不匹配問題，從而提高批量數(shù)據(jù)傳送的效率與速度。對(duì)于ARM來(lái)說(shuō)，與FPGA對(duì)接的主要任務(wù)是搬運(yùn)大量來(lái)自PC/104總線上的數(shù)據(jù)。一般情況下，將外設(shè)數(shù)據(jù)讀入內(nèi)存或?qū)?nèi)存?zhèn)魉偷酵庠O(shè)，都要通過(guò)CPU控制完成，如采用查詢或中斷方式。雖然中斷方式可以提高CPU的利用率，但對(duì)于批量傳送數(shù)據(jù)的情況，如圖3所示，若采用DMA方式，CPU只需要提供地址和突發(fā)傳輸數(shù)據(jù)的長(zhǎng)度給DMA，DMA即可接管總線、訪問內(nèi)存，從而可以有效地提高數(shù)據(jù)傳送的效率與速度。

實(shí)際應(yīng)用中，配置PL的DMA帶寬可達(dá)1.6 Gb/s，遠(yuǎn)遠(yuǎn)高于PC/104的帶寬16 Mb/s。FIFO常用于異步時(shí)鐘域之間的數(shù)據(jù)交換，其數(shù)據(jù)接口一般是AXIS（Advanced Extensible Interface?Stream）流式數(shù)據(jù)接口。AXIS是最簡(jiǎn)化的AXI數(shù)據(jù)接口，其基本的邏輯是兩端握手交換信息，基于TVALID、TREADY兩個(gè)信號(hào)的握手信號(hào)[12]邏輯如圖4所示。當(dāng)發(fā)送數(shù)據(jù)端準(zhǔn)備好數(shù)據(jù)之后置TVALID為有效，接收數(shù)據(jù)端監(jiān)測(cè)TVALID有效后，接收總線上的數(shù)據(jù)并置TREADY有效，此時(shí)一次數(shù)據(jù)握手收發(fā)結(jié)束。

FIFO作為數(shù)據(jù)在DMA和PC/104之間的緩沖，與DMA處于同一時(shí)鐘域下，二者數(shù)據(jù)交換能夠以滿速的帶寬進(jìn)行。而PC/104控制器與FIFO交換數(shù)據(jù)時(shí)，需要減緩握手交換數(shù)據(jù)的速度。以總線發(fā)送數(shù)據(jù)為例，設(shè)計(jì)中延遲PC/104控制器的TREADY信號(hào)的使能時(shí)間，僅在PC/104狀態(tài)機(jī)處于總線空閑狀態(tài)時(shí)生成一次TREADY信號(hào)脈沖，此時(shí)來(lái)自AXI FIFO的TVALID信號(hào)已經(jīng)有效，則一次數(shù)據(jù)交換完成。綜上可知，本文設(shè)計(jì)的DMA數(shù)據(jù)鏈路解決了數(shù)據(jù)通信中的帶寬不匹配問題，有效地提高了數(shù)據(jù)傳送的效率與速度。

3" 驅(qū)動(dòng)邏輯設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)中，通過(guò)硬件描述語(yǔ)言Verilog實(shí)現(xiàn)上述的各項(xiàng)邏輯功能，在Xilinx的ZYNQ開發(fā)設(shè)計(jì)平臺(tái)Vivado中進(jìn)行仿真驗(yàn)證。開發(fā)平臺(tái)可以對(duì)所設(shè)計(jì)語(yǔ)句進(jìn)行RTL邏輯門級(jí)驗(yàn)證、綜合驗(yàn)證、布局布線驗(yàn)證，用戶可根據(jù)驗(yàn)證結(jié)果修改優(yōu)化結(jié)構(gòu)。驗(yàn)證通過(guò)即可生成Bit流文件，而后在Vivado的軟件開發(fā)平臺(tái)加載Bit流文件，進(jìn)行PS端驅(qū)動(dòng)邏輯的開發(fā)。

通過(guò)Vivado平臺(tái)設(shè)計(jì)PC/104控制器接口IP核，接口示意圖如圖5所示。PC/104控制器接口IP和DMA通過(guò)上下傳FIFO緩存數(shù)據(jù)。PC/104控制器接口的IP封裝為AXI?Lite格式，PS端通過(guò)AXI?Lite接口可以配置PC/104控制器接口IP，進(jìn)而能夠?qū)崿F(xiàn)上層軟件對(duì)該IP的控制。AXI?Lite控制IP的核心在于配置接口寄存器，封裝IP時(shí)將寄存器的位映射到不同的IP功能，用戶只需讀寫相關(guān)寄存器即可控制FPGA進(jìn)行邏輯操作。

ARM軟件通過(guò)中斷協(xié)調(diào)系統(tǒng)各個(gè)流程的推進(jìn)，本文設(shè)計(jì)了三級(jí)中斷配置邏輯，如圖6所示，三級(jí)中斷表示內(nèi)容如下。

1） 中斷Ⅰ：來(lái)自外界設(shè)備，用于向CPU發(fā)出數(shù)據(jù)讀取開始及發(fā)送數(shù)據(jù)完成請(qǐng)求。

2） 中斷Ⅱ：來(lái)自PC/104控制器，用于向CPU發(fā)出請(qǐng)求啟動(dòng)或者復(fù)位PC/104總線。

3） 中斷Ⅲ：來(lái)自DMA控制器IP，用于向CPU發(fā)出請(qǐng)求表示與DDR的交換數(shù)據(jù)已完成或請(qǐng)求交換數(shù)據(jù)。

以一次總線數(shù)據(jù)傳輸為例：當(dāng)前CPU模塊需要通過(guò)PC/104總線寫數(shù)據(jù)到I/O1模塊，地址為A，數(shù)據(jù)量為20 B，具體的配置流程如下。

1） 系統(tǒng)復(fù)位，DMA初始化。

2） 中斷接口配置，中斷函數(shù)匹配；配置中斷觸發(fā)方式以及優(yōu)先級(jí)，綁定回調(diào)函數(shù)與中斷ID。

3） 進(jìn)入用戶寫數(shù)據(jù)函數(shù)，配置I/O1板卡的地址A的中斷調(diào)用參數(shù)句柄，啟用各中斷。

4） 啟用DMA，將20 B數(shù)據(jù)傳到DMA緩沖通道。

5） 進(jìn)入DMA完成中斷：根據(jù)步驟3）的參數(shù)句柄配置PC/104接口，突發(fā)傳輸數(shù)量并且啟動(dòng)總線傳輸。

6） PC/104發(fā)送完成發(fā)起中斷，中斷函數(shù)中復(fù)位PC/104控制寄存器，一次總線任務(wù)結(jié)束。

至此，完整地實(shí)現(xiàn)了飛控計(jì)算機(jī)多模塊數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)與驅(qū)動(dòng)開發(fā)。

4" 仿真及實(shí)驗(yàn)驗(yàn)證

本文在Vivado提供的仿真驗(yàn)證平臺(tái)上，對(duì)基于狀態(tài)機(jī)設(shè)計(jì)的PC/104控制器接口IP核進(jìn)行仿真驗(yàn)證。

圖7為16位I/O設(shè)備的總線讀操作仿真波形?？偩€工作在BCLK時(shí)鐘下，IOWC#、IORC#分別映射到PC/104控制器IP的控制寄存器上。PS端通過(guò)寄存器操作實(shí)現(xiàn)指令發(fā)送，PC/104狀態(tài)機(jī)開始工作。在總線TS周期的后半段拉高BALE信號(hào)，將地址鎖存到總線上，同時(shí)將來(lái)自FIFO的數(shù)據(jù)放到數(shù)據(jù)總線上。設(shè)計(jì)中使用標(biāo)準(zhǔn)的I/O讀寫周期，PC/104信號(hào)NOWS#以及IOCHRDY信號(hào)描述了可以提前結(jié)束或延長(zhǎng)總線周期的情況[13]。

圖8為DMA與FIFO之間AXIS數(shù)據(jù)流仿真波形。在總線寫操作中，DMA將數(shù)據(jù)臨時(shí)存儲(chǔ)在FIFO中，通過(guò)AXIS接口交換數(shù)據(jù)。DMA需要發(fā)送數(shù)據(jù)時(shí)，將其AXIS接口的TVALID信號(hào)置為有效態(tài)，兩端自動(dòng)同步完成數(shù)據(jù)流的傳輸，即圖示0x5678～0x2A2B。

FIFO通過(guò)AXIS協(xié)議收發(fā)PC/104總線上的數(shù)據(jù)。由于PC/104控制器一個(gè)標(biāo)準(zhǔn)的I/O設(shè)備操作需要6個(gè)時(shí)鐘周期，因此取數(shù)據(jù)通過(guò)延遲PC/104控制器AXIS接口的VALID信號(hào)實(shí)現(xiàn)。在PC/104總線完成一個(gè)總線周期時(shí)，生成一個(gè)VALID信號(hào)脈沖，即可更新一次PC/104總線數(shù)據(jù)。FIFO和PC/104控制器AXIS數(shù)據(jù)流實(shí)驗(yàn)波形如圖9所示。圖中，在進(jìn)行總線讀操作時(shí)FIFO的READY信號(hào)長(zhǎng)期有效，控制VALID脈沖信號(hào)的生成，即可將總線接收的數(shù)據(jù)存儲(chǔ)在FIFO中。

基于以上描述，模擬無(wú)人機(jī)飛控系統(tǒng)中的常用外設(shè)，如IMU的數(shù)據(jù)接收情況，實(shí)驗(yàn)中進(jìn)行了多串口情況下總線數(shù)據(jù)接收測(cè)試。測(cè)試中，PC/104通信主模塊CPU工作在667 MHz的主頻下，數(shù)據(jù)生成模塊以200 Hz生成數(shù)據(jù)，以115 200、 512 000的波特率通過(guò)串口，以8 B幀長(zhǎng)向PC/104通信從模塊發(fā)送數(shù)據(jù)，PC/104通信主模塊對(duì)接收的數(shù)據(jù)進(jìn)行時(shí)間監(jiān)測(cè)。實(shí)驗(yàn)測(cè)試中，根據(jù)隊(duì)列輪詢的方法確保CPU給多個(gè)端口分配的響應(yīng)級(jí)別相同，以保證各個(gè)端口能夠同等占有總線資源。實(shí)驗(yàn)中，對(duì)掛載1～4個(gè)COM口時(shí)的總線有負(fù)載的時(shí)間段進(jìn)行檢測(cè)。某時(shí)刻起始的總線有負(fù)載數(shù)據(jù)的時(shí)間線對(duì)比結(jié)果如圖10所示。

根據(jù)圖10結(jié)果，總線能夠滿足當(dāng)前狀況下的負(fù)載響應(yīng)，且具有足夠的裕量。對(duì)實(shí)時(shí)性要求高的系統(tǒng)中，還需考慮數(shù)據(jù)在鏈路上的延時(shí)，本文采用如圖10的測(cè)試條件對(duì)數(shù)據(jù)從數(shù)據(jù)模塊到主控模塊主存的延時(shí)進(jìn)行分析，結(jié)果如圖11所示。

串口工具以4～20 B的幀長(zhǎng)發(fā)送數(shù)據(jù)，PC/104接收模塊組幀完成后發(fā)起請(qǐng)求到PC/104主機(jī)模塊，接收完數(shù)據(jù)之間耗時(shí)為一次鏈路延時(shí)。在4 B的幀長(zhǎng)情況下，總線鏈路延時(shí)為2.5 μs，當(dāng)幀長(zhǎng)增加到8 B、20 B時(shí)，鏈路延時(shí)同比例地增加到3.8 μs、7.4 μs。除去軟件的時(shí)間消耗，鏈路延時(shí)呈倍數(shù)增長(zhǎng)，與控制器的設(shè)計(jì)理論相符。PC/104總線的鏈路設(shè)計(jì)在預(yù)設(shè)的實(shí)驗(yàn)條件下，能夠保證多個(gè)通道同時(shí)響應(yīng)時(shí)數(shù)據(jù)不阻塞，保持鏈路的延時(shí)在μs級(jí)別。

5" 結(jié)" 論

本文基于ZYNQ架構(gòu)模塊化飛控計(jì)算機(jī)的設(shè)計(jì)，利用ZYNQ的可編程邏輯資源設(shè)計(jì)了PC/104控制器接口，并且封裝了規(guī)范化的AXI控制接口以及流式數(shù)據(jù)傳輸接口。驅(qū)動(dòng)設(shè)計(jì)中，PS通過(guò)三級(jí)中斷的設(shè)計(jì)協(xié)調(diào)PL端邏輯的運(yùn)行。考慮到處理器處理任務(wù)的實(shí)時(shí)性，在不占用CPU資源的情況下，設(shè)計(jì)了DMA數(shù)據(jù)收發(fā)鏈路。數(shù)據(jù)傳輸時(shí)，通過(guò)緩沖FIFO以及自定義流式數(shù)據(jù)接口，實(shí)現(xiàn)兩端不等帶寬情況下的數(shù)據(jù)收發(fā)。本文設(shè)計(jì)思想在工程應(yīng)用中具有較大的借鑒意義，尤其對(duì)于大量任務(wù)需求的情況，該方法能夠?qū)崿F(xiàn)較好的效果。

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