胡 遠，黃海濱，陳東傲，徐大誠

(蘇州大學(xué) 電子信息學(xué)院，江蘇 蘇州 215100)

0 引言

硅微陀螺由結(jié)構(gòu)和測控電路兩部分組成，測控電路集成化也是近年來的發(fā)展趨勢。目前國內(nèi)外研究機構(gòu)的測控電路大多為模擬接口電路完成信號讀出，F(xiàn)PGA實現(xiàn)陀螺儀信號處理和控制，采用分立器件實現(xiàn)的方案。國外Bosch公司[1]、STM公司[2]、佐治亞理工學(xué)院[3]等，國內(nèi)北京大學(xué)[4]、東南大學(xué)[5]、上海微系統(tǒng)所[6]等都對陀螺儀測控ASIC展開研究。除了信號讀出部分，信號處理和控制部分也多采用模擬ASIC完成，缺乏數(shù)字化輸出[7]或最終采用高精度ADC實現(xiàn)[8]，存在體積大功耗高的問題。相比模擬電路，數(shù)字電路抗干擾能力更強，更善于信號處理和數(shù)字化輸出，所以有必要進行陀螺儀數(shù)字ASIC研究[9-11]。在陀螺儀數(shù)字測控電路的研究過程中通常采用先Simulink模型仿真，然后用IP或工具生成代碼集成整個系統(tǒng)驗證性能的方案，不利于數(shù)字測控ASIC實現(xiàn)。在分析硅微陀螺結(jié)構(gòu)和工作原理的基礎(chǔ)上，通過硬件描述語言實現(xiàn)測控功能是一種有效實現(xiàn)陀螺儀數(shù)字ASIC途徑。

針對以上問題，本文采用Verilog硬件描述語言設(shè)計陀螺儀數(shù)字測控系統(tǒng)，驅(qū)動模塊采用自動增益控制(AGC)和鎖相環(huán)(PLL)，敏感模塊采用科氏力平衡閉環(huán)和正交校正閉環(huán)，考慮溫度對陀螺性能的影響，利用驅(qū)動軸諧振頻率和溫度的關(guān)系[12]，對標度因數(shù)和零偏進行補償。

1 硅微軸對稱陀螺

1.1 動力學(xué)方程及分析

硅微機械陀螺儀可以等效為二階質(zhì)量-彈簧-阻尼系。由于敏感模態(tài)采用力平衡閉環(huán)檢測的方式，忽略敏感軸對驅(qū)動軸的耦合干擾，在理想情況下，不存在剛度和阻尼不對稱，理想動力學(xué)方程可以表示為：

(1)

mx和my分別為驅(qū)動模態(tài)和檢測模態(tài)的有效質(zhì)量，dx和dy為阻尼系數(shù)，kx和ky為剛度系數(shù)，x和y分別為兩個模態(tài)的振動位移，F(xiàn)x和Fy分別為兩個模態(tài)的激勵信號。設(shè)定驅(qū)動模態(tài)激勵信號為：

Fx=Adcos(ωdt)

(2)

Ad為激勵信號幅度，ωd為激勵信號頻率，代入式(1)求得驅(qū)動模態(tài)位移的穩(wěn)態(tài)解為：

x(t)=Axcos(ωdt+φx)

(3)

Ax為振動位移幅度，φx為驅(qū)動模態(tài)相移，敏感模態(tài)傳遞函數(shù)同驅(qū)動模態(tài)一致。則位移穩(wěn)態(tài)解為：

y(t)=Aycos(ωdt+φy)

(4)

(5)

(6)

Ay為振動位移幅度，φy為敏感模態(tài)相移，ωx為驅(qū)動軸頻率，ωy為敏感軸頻率，Qx為驅(qū)動模態(tài)諧振頻率，Qy為敏感模態(tài)頻率，從式(5)可以看出，力平衡模式下通過檢測敏感振動幅度大小可以計算出輸入角速率。

在實際加工中，由于工藝問題會造成陀螺剛度和阻尼的分布不均勻，與電極軸有偏角，在硅微陀螺二階動力學(xué)方程中會有剛度和阻尼的耦合誤差項。在科氏輸出中會有正交誤差項和同相誤差項，對硅微陀螺儀的高精度測量產(chǎn)生性能影響，對于采用真空封裝的陀螺，同相阻尼可忽略不計，正交誤差影響較大。

當(dāng)外界輸入角速度時，敏感模態(tài)產(chǎn)生振動位移，經(jīng)過模擬接口電路拾取信號后得到檢測輸出Vs，通過ADC轉(zhuǎn)換后進入FPGA中。由科氏力數(shù)學(xué)公式可知，敏感模態(tài)的檢測輸出Vs，在忽略剛度和阻尼誤差時，可以表達為：

(7)

其中：kc/v為敏感模態(tài)模擬接口電路的總增益。由于陀螺敏感模態(tài)的檢測輸出必須經(jīng)過解調(diào)，其解調(diào)參考信號是來自驅(qū)動部分PLL的輸出信號。可知信號Vs的噪聲源主要有3個部分：敏感模態(tài)接口電路的噪聲、驅(qū)動模態(tài)振動速度的幅度噪聲和PLL輸出信號的噪聲。綜上，一個低噪聲的模擬接口電路，低噪聲的PLL、高穩(wěn)定性的AGC是實現(xiàn)陀螺高精度輸出信號的前提。

根據(jù)陀螺批次不同，其有不同的諧振頻率，模擬接口電路輸出的有用信號頻率在5～20 kHz之間，由奈奎斯特采樣定理可知，采樣頻率至少為40 kHz?？紤]所使用ADC最高采樣頻率，本文ADC采樣頻率為625 kHz，后續(xù)數(shù)字算法以此頻率為時鐘。對于18位的ADC其量化誤差SNRQ分貝形式可表示為：

SNRQ≈6.02*b+1.76=110.12 dB

(8)

量化噪聲可視作加性噪聲，可以通過增加位寬和動態(tài)范圍內(nèi)輸入信號的幅值來提高ADC信噪比。本文ADC輸入?yún)⒖茧妷篤ref為2.5 V，滿量程5 V，模擬接口C/V信號拾取電路的噪聲經(jīng)測試為230 nV/√Hz，則輸入信噪比SNRin：

(9)

可以看出，選擇18位的ADC足夠保證其量化噪聲小于模擬接口電路信號噪聲。

1.2 力平衡模式測控系統(tǒng)

力平衡模式測控系統(tǒng)如圖1所示，包括兩個部分：接口驅(qū)動部分和數(shù)字算法部分，接口驅(qū)動部分包括DAC(數(shù)模轉(zhuǎn)換器)、ADC(模數(shù)轉(zhuǎn)換器)、串口等硬件的驅(qū)動；其中數(shù)字算法采用AGC和PLL驅(qū)動陀螺穩(wěn)幅穩(wěn)頻的振動，科氏力閉環(huán)抑制敏感模態(tài)的科氏振動，正交校正閉環(huán)從結(jié)構(gòu)剛度耦合層面上抑制正交誤差，其基礎(chǔ)構(gòu)成算法為乘法解調(diào)算法、PI(比例積分)控制、NCO(數(shù)控振蕩器)，其中數(shù)字算法部分如圖2所示。

圖2 力平衡模式數(shù)字測控算法

在Vivado2018環(huán)境下設(shè)計了測控系統(tǒng)，用自帶仿真軟件Simulator進行功能仿真。

FPGA設(shè)計流程為：綜合將用硬件描述語言的輸入轉(zhuǎn)換為 FPGA 能夠識別的描述，得到門級網(wǎng)表，與FPGA內(nèi)的邏輯塊和硬件資源相對應(yīng)。綜合之后得到門級網(wǎng)表，通過在 FPGA 內(nèi)自動布局、布線工具將內(nèi)部邏輯塊連接起來，通過指定的 IO 口進行輸入輸出。約束包括位置約束和時序約束。位置約束是指分配頂層設(shè)計的輸入輸出引腳和電平與FPGA芯片相對應(yīng)。時序約束是讓時序收斂，保持建立時間和保持時間不違例，影響著布局布線。仿真主要包括功能仿真、綜合后仿真和時序仿真。功能仿真是為了驗證寄存器傳輸級(RTL)級描述下是否能夠準確實現(xiàn)設(shè)計的功能，又稱為行為仿真。綜合后仿真是驗證綜合后結(jié)果是否與原設(shè)計一致，又稱為門級仿真。時序仿真是加入布局布線后模塊和連線之間延時的仿真，更接近實際情況。靜態(tài)時序分析是為了查看各個路徑延時，延時最大的路徑?jīng)Q定了整個系統(tǒng)最高頻率，對于不滿足時序要求的設(shè)計要進行修改。在以上步驟分析和驗證后，生成bit流，下載至FPGA芯片中，也可固化到配置Flash芯片中。

在FPGA平臺上，浮點運算很不方便，所以信號和系數(shù)均以有符號定點數(shù)形式參與運算，定點數(shù)即小數(shù)點位置固定，在設(shè)計初約定好。如補碼形式24Q21定點數(shù)表示總位寬24 bit，小數(shù)位21 bit，整數(shù)位2 bit，最高位表示符號位，格式精度為1/221，約為0.000 000 48，能表示數(shù)的范圍為[-4，3.999 999 52]。以24Q21格式表示的數(shù)，需乘上221，結(jié)果保留整數(shù)位即可。對于有符號數(shù)的基本運算，reg和wire類型要用signed修飾。

PLL第一個部分是鑒相器采用的是乘法鑒相器，PI控制器構(gòu)成環(huán)路濾波器，用數(shù)控振蕩器替代壓控振蕩器。AGC環(huán)路的鑒幅器部分采用的是乘法鑒幅器，提取驅(qū)動模態(tài)振動幅值的原理與乘法鑒相器類似，通過低通濾波器濾除二倍頻分量后得到幅度信息，增益為1/2。

首先在AGC和PLL中都需要乘法器和低通濾波器，乘法器的輸入為驅(qū)動模態(tài)檢測信號(24Q21)，PLL輸出的sin和cos信號(24Q21)。相乘結(jié)果經(jīng)過截斷處理后送入低通濾波器中。乘法作為基本運算的核心，Vivado綜合器會將乘法運算符綜合優(yōu)化為移位相加結(jié)構(gòu)，在一個時鐘周期內(nèi)輸出計算結(jié)果。本文數(shù)字算法為625 kHz，頻率較低，無需流水線結(jié)構(gòu)，性能也能滿足需求。低通濾波器由FIR(有限脈沖相應(yīng))和IIR(無限脈沖相應(yīng))兩種形式，其中FIR濾波器有著線性相位、容易設(shè)計的優(yōu)點，但相同的性能指標，F(xiàn)IR的階次過高，所需資源和計算時間都更長，因此選擇IIR濾波器進行設(shè)計。數(shù)字濾波器有巴特沃斯型、切比雪夫型、橢圓型等形式。在Matlab中采用不同方式設(shè)計濾波器，設(shè)計指標：通帶截止頻率500 Hz，通帶最大衰減3 dB，阻帶截止頻率2 kHz，阻帶最小衰減40 dB，采樣頻率625 kHz。根據(jù)巴特沃斯濾波器階數(shù)公式得最小為4階，在相同階數(shù)下各方法設(shè)計得到巴特沃斯幅頻特性在通頻帶是最平坦的。由于IIR濾波器有反饋結(jié)構(gòu)，字長效應(yīng)影響較大，而級聯(lián)型易于控制有限字長帶來的影響。乘法解調(diào)模塊中低通濾波器采用4階巴特沃斯IIR低通濾波器，由2個2階IIR濾波器級聯(lián)而成，如圖3所示。

圖3 級聯(lián)型四階IIR濾波器框圖

仿真結(jié)果如圖4所示，仿真為輸入為0.001sin(ωdt)和sin(ωdt)相乘結(jié)果，ω為2π*5 000，理想濾波輸出0.000 5，實際輸出0.000 499 7附近，相對誤差0.06%，精度滿足要求。

圖4 乘法解調(diào)仿真結(jié)果

AGC和PLL環(huán)路中低通濾波器的輸出會送給PI控制器。帶被控對象的位置式PI控制器如圖5所示。PI控制器對誤差信號e(n)進行比例放大和微分累加處理，負反饋閉環(huán)下誤差信號e(n)會逐漸減小，使被控對象的輸入信號yin和輸出信號yout逐漸接近。

圖5 帶被控對象的PI控制器

比例控制能提高信號增益，有利于控制系統(tǒng)的快速穩(wěn)定，減小穩(wěn)態(tài)誤差。積分控制對累計誤差信號，推動PI控制器的輸出不斷增大，進一步減小穩(wěn)態(tài)誤差直至完全消除。微分控制能對誤差信號的變化趨勢進行預(yù)測，可以預(yù)先調(diào)整控制量，對系統(tǒng)誤差進行有效抑制。但對于硅微陀螺儀，振幅信號的變化是緩慢的，微分控制器在這里的作用不大。而且微分控制器會放大噪聲信號，降低信噪比，因此采用PI控制就可達到減小誤差的目的。設(shè)定陀螺儀AGC穩(wěn)幅0.5 V(24Q21)，使用內(nèi)嵌式邏輯分析儀ILA在線調(diào)試采集AGC穩(wěn)幅輸出AMP，如圖6所示，理想輸出為24’d1048576，實際值在其附近波動，PI控制器能穩(wěn)定進行控制。

圖6 ILA采集AMP結(jié)果

CORDIC算法是通過角度旋轉(zhuǎn)和迭代計算逼近目標值，將三角函數(shù)運算轉(zhuǎn)化為邏輯位移運算，使旋轉(zhuǎn)角度無限接近目標值。NCO系統(tǒng)如圖7所示，由輸入頻率控制字和相位累加器構(gòu)成，CORDIC作波形發(fā)生器。頻率控制字FC=(fo+ff)2M/fclk，fo為中心頻率，ff為PLL中PI控制器輸出信號，M為相位累加器位寬32，fclk為625 kHz。

圖7 基于CORDIC的NCO框圖

由于CORDIC算法中角度旋轉(zhuǎn)范圍在(-99.88°，99.88°)，因此進入CORDIC模塊的信號首先通過角度映射到第一象限(0°，90°)，定義2 bit的flag信號，寄存16個時鐘，在最后輸出時根據(jù)flag值和三角函數(shù)關(guān)系恢復(fù)對應(yīng)值。CORDIC經(jīng)過16次迭代，最后對輸出做截尾處理產(chǎn)生sin和cos信號。輸出信號的分辨率由相位累加器位寬M決定，頻率分辨率約為0.000 15 Hz。在頻率控制改變下的仿真結(jié)果如圖8所示。

圖8 NCO的仿真結(jié)果

在基于AGC和PLL的驅(qū)動方案設(shè)計完成后，驅(qū)動模態(tài)能夠穩(wěn)幅穩(wěn)頻的振動。對于敏感模態(tài)，其檢測信號中包含科氏分量和正交分量，為了能夠檢測科氏力的大小，同時抑制正交誤差，設(shè)計了科氏力閉環(huán)和正交校正閉環(huán)電路。

科氏力閉環(huán)檢測有環(huán)境適應(yīng)性好、標度因數(shù)和零偏穩(wěn)定等優(yōu)點。當(dāng)外界有角速率輸入時，陀螺敏感模態(tài)產(chǎn)生科氏力，在其作用下，敏感模態(tài)產(chǎn)生振動位移，通過模擬接口電路提取信息，經(jīng)ADC轉(zhuǎn)換進入FPGA中。其中乘法解調(diào)模塊提取幅度信息，PI控制器輸出經(jīng)調(diào)制產(chǎn)生與科氏力同頻反相的信號作用于敏感模態(tài)激勵電極，抑制其科氏振動，所以PI控制器的輸出可以反映科氏力。

受限于加工精度的限制和材料特性，硅微陀螺存在質(zhì)量、剛度及阻尼不對稱的問題，導(dǎo)致驅(qū)動模態(tài)和敏感模態(tài)不完全正交。為了抑制正交誤差，常用的正交誤差抑制方法有電荷注入法、正交力校正和正交耦合剛度校正[13]，在這幾種方案中正交耦合剛度校正方法能從結(jié)構(gòu)耦合層面上消除剛度不對稱，以下簡稱為正交校正閉環(huán)。通過乘法解調(diào)模塊提取正交信號幅度，作為誤差信號輸入到PI控制器中。由于DAC輸出電壓最大幅度較小，所以將正交校正閉環(huán)中PI控制器輸出信號經(jīng)DAC轉(zhuǎn)換后與外加電壓Vqnn相加，共同施加到陀螺的正交校正電極上。采用PI控制器進行控制，正交校正閉環(huán)是一個Ⅰ型系統(tǒng)，當(dāng)系統(tǒng)穩(wěn)定后，穩(wěn)態(tài)誤差為零，正交校正閉環(huán)產(chǎn)生的等效剛度會與驅(qū)動模態(tài)和敏感模態(tài)之間的耦合剛度相互抵消，正交誤差將會被抑制到很小。

數(shù)字算法由3部分構(gòu)成：1)幅度和相位控制閉環(huán)數(shù)字部分；2)科氏力平衡閉環(huán)和正交校正閉環(huán)的數(shù)字部分；3)壓控振蕩器NCO模塊。

在Vivado中用Verilog硬件描述語言設(shè)計AGC和PLL，輸入data_x(24Q21)為經(jīng)過ADC轉(zhuǎn)換的驅(qū)動檢測信號。DA_data1為AGC經(jīng)調(diào)制后的驅(qū)動激勵信號。AMP和PHA分別表示幅度和相位控制閉環(huán)中低通濾波器的輸出信號(24Q21)，dF為PLL環(huán)路PI控制器的輸出信號。科氏力閉環(huán)和正交校正閉環(huán)的數(shù)字部分中，輸入data_y(24Q21)為經(jīng)過ADC轉(zhuǎn)換的敏感檢測信號。DA_data2和DA_data3分別為科氏力閉環(huán)和正交閉環(huán)的檢測反饋信號和正交校正信號。QUA(24Q21)表示正交校正閉環(huán)中PI控制器的輸出信號。內(nèi)部的濾波器沿用驅(qū)動閉環(huán)系統(tǒng)中的設(shè)計COR代表科氏信號輸出，為24位補碼形式有符號數(shù)。NCO模塊輸入信號dF加上掃頻測試中的驅(qū)動模態(tài)諧振頻率，通過移位和相位累加，其結(jié)果輸入到CORDIC子模塊中，產(chǎn)生sin和cos信號，如圖9所示，3個模塊的信號名稱端口。

圖9 主要模塊和信號名稱

在xc7a100tcsg324芯片上數(shù)字算法部分綜合后資源消耗如表1所示。未使用到DSP48E1和BlockRAM資源，F(xiàn)TR_Drive和FTR_Sense模塊中主要消耗資源為查找表，少量消耗寄存器。為了保證濾波精度，其中2/3的查找表都是低通濾波器中高位寬運算消耗的。NCO模塊中采用并行計算的方式，模塊啟動經(jīng)過固定時鐘等待后開始輸出。

表1 FPGA資源消耗表

同F(xiàn)PGA一樣，數(shù)字ASIC開發(fā)也要經(jīng)歷需求分析、設(shè)計輸入、功能仿真、綜合、布局布線、時序仿真及靜態(tài)時序分析等步驟。不同的是數(shù)字ASIC為了驗證設(shè)計的準確性會有形式驗證、FPGA驗證和對復(fù)雜系統(tǒng)的驗證方法學(xué)。為了在布局布線中避免阻塞，F(xiàn)PGA資源利用率最好只用到70%～80%，而ASIC能更好地滿足定制化需求，減小面積和功耗。FPGA是快速實現(xiàn)系統(tǒng)功能的平臺，在功能實現(xiàn)的情況下大多不會考慮面積和功耗，而數(shù)字ASIC流片成本高，面積和功耗是必須關(guān)注的指標。

2 溫度特性

當(dāng)溫度變化時，硅微陀螺儀的機械結(jié)構(gòu)尺寸和材料的彈性模量會發(fā)生變化。材料彈性模量是物質(zhì)的一種固有屬性，它的變化會改變微結(jié)構(gòu)的剛度，導(dǎo)致硅微陀螺儀的諧振頻率產(chǎn)生漂移[14]。溫度為T時的硅材料彈性模量E(T)可表示為：

E(T)=E0[1-KET(T-T0)]

(10)

式中，E0表示硅材料在溫度為T0時的彈性模量，T0=300 K，KET為硅材料彈性模量的溫度系數(shù)，其值在10-5數(shù)量級。由于硅微結(jié)構(gòu)系統(tǒng)剛度與彈性模量呈線性關(guān)系，可得剛度K與溫度T的關(guān)系：

K(T)=E0[1-KET(T-T0)]

(11)

式中，K0表示溫度為T0時的系統(tǒng)剛度。硅微軸對稱陀螺諧振頻率與溫度的關(guān)系可表示為：

(12)

式中，ωn(T)表示溫度為T時的陀螺諧振頻率；m為檢測質(zhì)量塊的質(zhì)量。根據(jù)泰勒公式，將上式在T=T0處展開為：

(13)

取前兩項，可表示為：

(14)

由此可見，溫度和諧振頻率之間近似線性關(guān)系，所以采用驅(qū)動諧振頻率進行溫度補償，補償方案如圖10所示。

圖10 溫度補償模塊

圖10中，用驅(qū)動軸諧振頻率計算溫度，再通過溫度和標度因數(shù)、零偏的關(guān)系得到SF(f)、ZROBP(f)，SFref表示參考標度因數(shù)，Vclose表示科氏輸出，Vcomp表示補償后輸出。

溫度引起陀螺敏感單元彈性模量改變，導(dǎo)致諧振頻率變化，同時溫度影響模擬接口電路的相位，導(dǎo)致正交環(huán)路和科氏環(huán)路的耦合，惡化陀螺性能。所以為了提升陀螺儀的溫度性能，采用驅(qū)動軸諧振頻率為溫度相關(guān)量，建立溫度和驅(qū)動軸諧振頻率的關(guān)系。

硅微陀螺儀零偏輸出主要由耦合的正交誤差和同相阻尼誤差構(gòu)成，對于采用真空封裝的高Q值陀螺，同相阻尼誤差可忽略不計，因此正交誤差是影響陀螺儀零偏的關(guān)鍵因素，設(shè)計的正交校正閉環(huán)會大幅度降低耦合影響[15]。

溫度影響陀螺的結(jié)構(gòu)參數(shù)和電路參數(shù)，而且主要影響模擬電路。模擬電路中的濾波器、放大器、ADC、 DAC以及電子元器件都會受到溫度影響產(chǎn)生幅度噪聲，而對基于FPGA的數(shù)字測控電路，溫度對其影響較小。但除了正交誤差，陀螺零偏還會受到電饋通噪聲、結(jié)構(gòu)熱噪聲等因素影響，是多因素綜合作用的結(jié)果。因此采用溫度建模補償?shù)姆椒ǎ摲椒ê唵斡行?，不會對陀螺閉環(huán)控制電路產(chǎn)生額外的影響。這種采用陀螺內(nèi)部變量表征溫度的方法能及時反映陀螺內(nèi)部溫度的變化[16-17]。

BP(Back Propagation)神經(jīng)網(wǎng)絡(luò)是人工神經(jīng)網(wǎng)絡(luò)中一種經(jīng)典的算法，能夠?qū)W習(xí)并記憶給定的輸入與輸出之間的關(guān)系，具有較好的函數(shù)擬合能力。采用traingd函數(shù)作為訓(xùn)練函數(shù)，tanh函數(shù)作為層與層之間的傳遞函數(shù)，LM算法更新BP神經(jīng)網(wǎng)絡(luò)權(quán)值和閾值。采用Matlab的nntool神經(jīng)網(wǎng)絡(luò)工具箱進行數(shù)據(jù)進行建模訓(xùn)練，會對訓(xùn)練數(shù)據(jù)預(yù)處理，進行歸一化和反歸一化加速模型收斂[18-20]。

補償步驟如下：

1)在0～65 ℃內(nèi)驅(qū)動軸諧振頻率和零偏輸出。

2)將訓(xùn)練數(shù)據(jù)輸入到BP神經(jīng)網(wǎng)絡(luò)訓(xùn)練模型中，通過多次迭代獲得各網(wǎng)絡(luò)層的最佳權(quán)值和閾值參數(shù)。

3)將訓(xùn)練好的模型參數(shù)寫入FPGA中的BP神經(jīng)網(wǎng)絡(luò)中，實時補償陀螺零偏。

BP神經(jīng)網(wǎng)絡(luò)由乘法、加法和激活函數(shù)組成，所用激活函數(shù)tanh含有指數(shù)運算，無法直接在FPGA中實現(xiàn)。tanh函數(shù)的數(shù)學(xué)公式為：

(15)

考慮到計算精度、實現(xiàn)性與資源占用問題，本文采用了分段線性插值法近似計算，如圖11所示。

圖11 tanh函數(shù)硬件實現(xiàn)方法

首先tanh(-x)=-tanh(x)，只需實現(xiàn)x軸的正半部分，利用輸入最高位判斷正負選擇相應(yīng)的輸入和輸出。通過輸入x移位后取高12位作為ROM的地址，地址中存放的是[0，4]等分4 096段后每一段的斜率b和偏置a，經(jīng)過一個時鐘的數(shù)據(jù)讀取進行相乘相加。最后根據(jù)最高位判斷輸出。

3 測試結(jié)果與分析

3.1 測試平臺與系統(tǒng)

以硅微軸對稱類蛛網(wǎng)式圓盤諧振陀螺(CDRG)為實驗對象是由環(huán)式結(jié)構(gòu)發(fā)展而來的十六邊形類蛛網(wǎng)型。用8個交替輻條將10個十六邊形類蛛網(wǎng)同心環(huán)和單個中心錨點相連。在環(huán)與環(huán)之間的空隙，懸掛集中質(zhì)量塊和設(shè)置電極，用16個矩形梁連接環(huán)與環(huán)[21-22]。

在室溫環(huán)境下使用鎖相放大器HF2LI掃頻采集陀螺兩個模態(tài)的頻率響應(yīng)曲線，得到驅(qū)動軸諧振頻率5 047.99 Hz，Q值為13.83萬，敏感軸諧振頻率5 045.56 Hz，Q值為13.75萬，初始頻差為2.43 Hz。通過施加10.61 V 與 8.90 V 的調(diào)軸與調(diào)頻電壓對陀螺，減小頻率裂解，提高模態(tài)匹配程度。經(jīng)過開環(huán)掃頻得到頻率裂解由 2.43 Hz 減小到 0.40 Hz FPGA芯片為Xilinx的xc7a100tcsg324-2，工業(yè)級溫度可在-40～85 ℃。由溫控轉(zhuǎn)臺提供角速率輸入。測試環(huán)境和測控系統(tǒng)如圖12所示。硅微陀螺儀測控樣機由兩塊四層板構(gòu)成，上板由陀螺表頭、模擬接口電路和激勵電路組成，下板由ADC、DAC模塊和基于FPGA的數(shù)字測控電路組成。

圖12 測試環(huán)境和陀螺樣機

現(xiàn)場測試時，將陀螺樣機放置固定于溫控轉(zhuǎn)臺中央，用工控機輸入角速度。在溫控轉(zhuǎn)臺設(shè)置溫控程序步驟。兩臺電源通過滑環(huán)給陀螺樣機提供所需的供電電壓、調(diào)軸和調(diào)諧電壓。RS422電平標準的差分線也通過滑環(huán)傳輸給上位機，在LabVIEW中圖形化搭建接收程序，虛擬示波器顯示數(shù)據(jù)，采樣頻率180 Hz。

3.2 力平衡模式測控系統(tǒng)性能測試

將硅微陀螺儀樣機上電，放置10分鐘穩(wěn)定后，測試1個小時數(shù)據(jù)。AGC閉環(huán)中設(shè)計參考幅度為0.5 V，多次調(diào)試，選擇合適PI參數(shù)，測試結(jié)果如圖13(a)所示。在1個小時內(nèi)，驅(qū)動幅度信號的標準差為62 μV，相對穩(wěn)定性達124 ppm。如圖13(b)所示，PLL設(shè)計中相位理想情況下應(yīng)該為-90°，但是因為電路延遲、控制誤差和截斷誤差的存在，在1個小時內(nèi)，相位信號的標準差和相對穩(wěn)定度分別7.1 m°和79.1 ppm。

圖13 輸出性能測試圖

根據(jù)《SJ 21266-2018 MEMS陀螺儀測試方法》，標度因數(shù)是輸出量與期望量的變化量之比，單位一般為mV/(°/s)。

(16)

U=KΩ+b+ε

(17)

其中：Ω表述陀螺儀輸入角速率，b為擬合零位，ε為擬合誤差。用最小二乘法按式(16)～(19)計算標度因數(shù)SF。

(18)

(19)

其中：輸出值和擬合直線的最大值絕對偏差|ΛU|max，計算|ΛU|max與陀螺最大量程的比值即為標度因數(shù)非線性Kn：

|ΛU|max=max[|Ui-(KΩi+b)|]

(20)

(21)

標度因數(shù)溫度靈敏度是由工作溫度變化引起的標度因數(shù)變化程度，標度因數(shù)溫度靈敏度Kt計算公式如下：

(22)

其中：kmax和kmin表示工作溫度范圍內(nèi)標度因數(shù)最大值和最小值，ktm為室溫下標度因數(shù)；TH和TL表示工作溫度上限和下限。

在外界無角速率輸入情況下測得的陀螺儀零偏輸出為：

(23)

其中：Ui為第i次采樣時陀螺儀輸出，N為采樣率，K為標度因數(shù)，Q為平均輸出值的個數(shù)。采用10 s平滑，1σ計算零偏穩(wěn)定性。

采用科氏力閉環(huán)和正交校正閉環(huán)后，硅微陀螺儀樣機放置穩(wěn)定10分鐘后，測試1小時，測試結(jié)果零偏和Allan方差如圖13(c)、(d)所示。經(jīng)過計算，零偏穩(wěn)定性為2.9 °/h，由Allan方差可知零偏不穩(wěn)定性為0.42 °/h，ARW為0.16 °/√h。

3.3 溫度補償實驗

在0、10、20、30、40、50、60、65 ℃共8個溫度點，測試不同溫度點下驅(qū)動軸諧振頻率。實驗結(jié)果顯示，驅(qū)動軸諧振頻率和溫度之間有較好的線性關(guān)系，采用線性擬合方法擬合出結(jié)果。

f(T)=-0.1253*T+5048

(24)

在0～65 ℃內(nèi)相同的8個溫度點，進行標度因數(shù)測試：±1、±5、±10、±30、±50、±100、±200、±300°/s。每個溫度點在穩(wěn)定半個小時后開始標度因數(shù)測試，每個速率點輸出穩(wěn)定后采集30 s數(shù)據(jù)，根據(jù)最小二乘法擬合得到標度因數(shù)和擬合零位。補償前標度因數(shù)和溫度之間近似線性關(guān)系。

SF(T)=1.025e×10-5T+0.005566

(25)

補償?shù)乃悸肥菍㈦S溫度不斷變化的標度因數(shù)用諧振頻率數(shù)學(xué)表達出來，在陀螺輸出時除去這個表達式，將陀螺的標度因數(shù)歸一化到1 °/s。再乘上設(shè)定的標度因數(shù)值0.005 6，即完成0～65 ℃下陀螺標度因數(shù)的溫度補償。采用線性補償后標度因數(shù)溫度靈敏度1 800 ppm/℃降至102 ppm/℃，提升1個數(shù)量級。

在0～65 ℃內(nèi)，從0 ℃以1 min/℃升溫速率升至65 ℃保持。在這個溫度范圍內(nèi)零偏穩(wěn)定性為17.7°/h，構(gòu)建隱含3層BP神經(jīng)網(wǎng)絡(luò)，其中隱含層數(shù)12，進行零偏補償，補償后0～65 ℃內(nèi)零偏穩(wěn)定性降至9.1°//h。在設(shè)計了正交校正閉環(huán)后，硅微陀螺儀零偏性能大幅提升，但仍然有小幅度的漂移，采用BP神經(jīng)網(wǎng)絡(luò)溫度補償后性能提升近2倍。

4 結(jié)束語

本文基于FPGA采用Verilog 硬件描述語言對數(shù)字驅(qū)動閉環(huán)進行設(shè)計與實現(xiàn)，高穩(wěn)定性的AGC和PLL為高精度輸出提供了基礎(chǔ)。在此基礎(chǔ)上，對科氏力閉環(huán)和正交校正閉環(huán)設(shè)計實現(xiàn)功能，對正交誤差的進行耦合剛度抵消，科氏力閉環(huán)實現(xiàn)高精度輸出。測試結(jié)果表明，常溫環(huán)境下，零偏穩(wěn)定性為2.9 °/h。經(jīng)過溫度補償后，在0～65 ℃變溫范圍內(nèi)，零偏穩(wěn)定性仍低于10 °/h，標度因數(shù)非線性為198 ppm，標度因數(shù)溫度靈敏度大幅度降低。不僅提升了陀螺儀的溫度性能，也為陀螺測控電路ASIC提供了便利途徑。