王閣藩，劉 博，李 愷，王金嬋

(河南科技大學電氣工程學院，河南 洛陽 471000)

比較器是各類模數(shù)轉換器及數(shù)據(jù)收發(fā)系統(tǒng)的關鍵模塊，其噪聲、失調和速度直接影響信號鏈系統(tǒng)的整體性能。常見的比較器可分為靜態(tài)和動態(tài)比較器[1]，靜態(tài)比較器在復位、再生階段都存在靜態(tài)電流，導致功耗較大且速度慢；而動態(tài)比較器采用一對背靠背交叉耦合的反相器構成正反饋，具有響應速度快、靜態(tài)功耗極低等優(yōu)勢[2－3]，廣泛應用于各類高速模數(shù)轉換器(Analog To Digital Converter，ADC)[4－5]。

比較器的失調電壓、回踢噪聲等特性都對系統(tǒng)產(chǎn)生重要影響[6－7]:比較器失調電壓影響數(shù)據(jù)轉換精度[8]；回踢噪聲[9]影響動態(tài)比較器的跳變點從而降低了ADC 的線性度以及有效位數(shù)。傳統(tǒng)的高精度比較器采用開環(huán)運放，速度較慢；而傳統(tǒng)的高速比較器采用鎖存器結構，速度快但失調電壓高、回踢噪聲大。在Flash ADC 這類[10]采用大量的比較器模塊并高速切換的電路中，比較器的結構設計以及指標要求尤為關鍵。

本文提出了一種可有效抑制回踢噪聲的低失調電壓高頻動態(tài)比較器，通過交叉電容中和技術、鐘控開關箝位技術，對預放大器和鎖存器兩部分進行改進，有效削減了回踢噪聲和失調電壓。

1 雙尾動態(tài)比較器

1.1 傳統(tǒng)雙尾動態(tài)比較器

傳統(tǒng)雙尾動態(tài)比較器電路如圖1 所示。復位階段，CLK 為低電平，M3、M4導通，M5、M8將比較器的輸出電壓拉到零電位。

圖1 傳統(tǒng)雙尾動態(tài)比較器

再生階段，CLK 為高電平，鎖存器小信號模型如圖2 所示，C1、C2分別是鎖存器輸入端的寄生電容，gm是交叉耦合反相器MOS 管的跨導。

圖2 再生階段鎖存器小信號模型

由Kirchhoff 定律對節(jié)點A、B分析可知:

電路采用對稱式結構設計方法，故而對稱管的gm和ro是相同的，求解式(2)可得輸出節(jié)點電壓VOUTN、VOUTP達到VDD/2 的用時:

式中:gm＝考慮M6、M7管及各開關管器件失配問題，鎖存器的輸入失調電壓為:

式中:ΔVTH是閾值電壓的標準偏差，ΔW/W和ΔL/L分別是管子的溝道寬度、長度失配。

失調及延遲極大影響電路性能，差分雙尾動態(tài)比較器可以較好地處理失調及延遲問題。

1.2 差分雙尾動態(tài)比較器

差分雙尾動態(tài)比較器[8]如圖3 所示，在比較階段，鎖存器必須在很短的時間內(nèi)檢測預放大器輸出，這就使得傳統(tǒng)比較器需要高精度的CLKB 信號。

圖3 差分雙尾動態(tài)比較器

用PMOS 管M11、M12代替?zhèn)鹘y(tǒng)比較器的鎖存器部分的M11，作為預充電的開關。而通過采用差分雙尾結構，將CLK 和CLKB 時鐘變?yōu)镃LK 時鐘，簡化了時鐘設計，可減少電源紋波等擾動，改善了延遲問題。

此外，通過添加MOS 管M13、M14，將節(jié)點Ai＋和Ai－重置為零電位，兩個節(jié)點電位相等，以避免Ai 節(jié)點之間電壓失配導致比較器失調增大，從而消除了關于這兩個節(jié)點的電壓失配問題。

然而上述兩種比較器分別有一定的缺點:

①傳統(tǒng)雙尾動態(tài)比較器反相時鐘的設計使得時序實現(xiàn)和延遲問題十分影響電路性能。

②差分雙尾動態(tài)比較器雖然降低了失調電壓但加入了2 個新的NMOS 管M13、M14，略微增大功耗和面積。

③傳統(tǒng)比較器和差分雙尾比較器輸入對管的柵極、預放大器差分輸出端之間存在寄生電容，導致在輸入端引入噪聲影響電路性能。

圖4 為傳統(tǒng)比較器及前項電路的簡化結構。在復位階段，輸入電壓決定差分對晶體管中的電流，而MOS 開關由于非零電阻將引入一個小的輸出電壓，使電路成為一個放大器。而再生節(jié)點上的大電壓變化必然通過寄生電容耦合到輸入端，引起輸入對管漏極電壓變化，干擾輸入信號，這稱為回踢噪聲(Kickback Noise)。

圖4 等效回踢噪聲原理圖

為削減回踢噪聲、解決上述三個問題，本文提出了一種高頻低失調低回踢噪聲電路。

2 提出的雙尾動態(tài)比較器

在傳統(tǒng)雙尾動態(tài)比較器和差分雙尾動態(tài)比較器的基礎上，提出了一種高頻低失調低回踢噪聲的動態(tài)比較器，整體電路如圖5 所示。

圖5 本文提出的低失調低回踢噪聲動態(tài)比較器

比較器中M0～M4及MOS 型電容M14、M15構成預放大器，M5～M12及鐘控MOS 開關M13構成鎖存器。電路可工作在1 GHz 時鐘下，實現(xiàn)高頻低失調低回踢的動態(tài)比較器，下面分別對預放大器和鎖存器進行分析。

2.1 電容補償預放大器設計

為了降低電路的回踢噪聲，提高比較器精度，應削減輸入對管M1、M2的漏端電壓變化幅度，減少寄生電容放電。圖6 是本文采用的電容補償預放大器結構，在輸入端增加M14、M15源、漏短接構成的MOS電容，用來降低輸入阻抗、提供差分對電流，使得M1、M2的漏極電壓保持在復位時建立的電平上下。

圖6 電容補償預放大器

輸入差分對管M1、M2的寬長比等參數(shù)完全一致，則M1和M2的柵極和漏極之間的寄生電容為

MOS 管M14、M15的源極和漏極各自短接，工作在強反型狀態(tài)，作為等效電容。由于輸入差分對的漏端電壓變化此消彼長，而M14、M15交叉結構使得MOS 等效電容與寄生電容相等時充電電流效果抵消，從而大幅削減回踢噪聲，抑制電路非理想特性，提升魯棒性。

2.2 低延遲低失調鎖存器

鎖存器用于對預放大器的輸出信號進行處理，主要在再生階段發(fā)揮作用，鎖存器部分電路如圖7所示。

圖7 低延遲低失調鎖存器

圖7 中，Di＋、Di－是預放大器的輸出，M11和M12不僅是預充電的開關管，還是第二級鎖存器的輸入管，相較于傳統(tǒng)雙尾動態(tài)比較器，僅需一個時鐘信號，簡化了時序設計；相較于差分雙尾動態(tài)比較器，添加了鐘控晶體管M13代替圖3 中的M13、M14晶體管，連接M9、M10的源端，以避免Ai 節(jié)點電壓失配產(chǎn)生失調電壓。

首先，在復位階段，CLK 為低電平，預放大器將輸出Di 充電為高電平，控制晶體管M5、M8導通，使得比較器輸出端VOUTN、VOUTP被下拉至零電位；M11、M12關斷，鐘控晶體管開關M13閉合，構成交叉耦合反相器的M6、M7和M9、M10晶體管均截止。其次，在再生階段，CLK 為高電平，預放大器的尾電流源管導通，其輸出節(jié)點Di 的共模電壓以IM0/CDi的速率下降，其中CDi為第一級的負載電容，輸入差模電壓ΔVDi將在短時間快速建立。Di 節(jié)點電位由VDD降至VDD－｜VTHP｜時，M11、M12導通并處于飽和區(qū)，此時M11、M12流過的電流為:

M11、M12的電流對Ai 節(jié)點充電，直至VAi達到｜VTHP｜電位，M9、M10導通。則VAi從零電位到｜VTHP｜電位所用的時間為:

式中:CAi＋，Ai－是節(jié)點Ai 的寄生電容。

相較于差分雙尾動態(tài)比較器直接將Ai 節(jié)點拉至零電位，本文的低延遲低失調鎖存器通過添加M13管，直接將Ai 節(jié)點等電位，拉低并箝位至｜VTHP｜，實現(xiàn)了電荷再利用。故而在比較器再生階段無需再將電壓從零電位拉升至｜VTHP｜，節(jié)省了從0拉至｜VTHP｜的時間TAi，實現(xiàn)了減小延遲的效果。

2.3 高頻低失調低Kickback 噪聲比較器性能分析

本文提出的高頻低失調低Kickback 噪聲動態(tài)比較器電路具有如下優(yōu)點:

①在比較器的預放大級，采用電容補償預放大器設計，采用MOS 管源漏短接實現(xiàn)電容，面積小，功耗低，降低了輸入管的漏端電壓變化幅度，大幅削弱了回踢噪聲。

②在比較器的鎖存器部分，采用差分雙尾電流源代替?zhèn)鹘y(tǒng)雙尾比較器的尾電流源，時鐘信號從2個減為1 個，簡化了時序設計，時鐘要求更寬松。

③采用低延遲、低失調鎖存器設計，通過加入PMOS 開關管，控制M9、M10的源端，避免了節(jié)點電壓失配。相對于差分雙尾動態(tài)比較器，跨接了M13開關管實現(xiàn)Ai＋和Ai－等電位，減少了電路面積、失調和功耗。

綜上所述，本文提出的比較器結構有效削減了回踢噪聲、簡化了時序設計、降低了失調電壓，在電壓、延遲、失調、回踢噪聲等關鍵指標方面具有明顯的優(yōu)勢，有一定的價值。

3 電路仿真及討論

仿真環(huán)境:基于TSMC 40nm CMOS 工藝，溫度為27 ℃，時鐘頻率Fclk＝1 GHz，VDD＝0.9 V，共模輸入電壓為0.45 V，輸入端VINP是頻率100 MHz、幅度50 mV的正弦波信號，另一輸入端VINN是0.45 V 的恒定電壓。二者輸入比較器進行比較，仿真結果如圖8 所示，可以看出本論文的比較器結構可以對差分輸入信號的電壓大小進行比較，并完成判定，并輸出高低電平。

關于Kickback 噪聲的仿真波形如圖9 所示。

圖9 基于瞬態(tài)仿真的回踢噪聲

由仿真結果可知，傳統(tǒng)比較器的峰值Kickback噪聲為46.499 mV(49.5 ns 處)，本文結構的峰值Kickback 噪聲為22.297 mV(49.5 ns 處)，仿真結果表明，改進后的比較器Kickback 噪聲減少了23.39 mV，約52.05%，極大地削減了回踢噪聲。

關于延遲的仿真波形如圖10 所示。

圖10 基于瞬態(tài)仿真的延遲

由仿真結果可知，輸入端VINP是幅度50 mV 的直流信號，低延遲低失調鎖存器結構比較器的延遲時間為71.26 ps，本文結構的延遲時間為60.91 ps，仿真結果表明，改進后的比較器延遲時間減少了10.35 ps，約14.52%。

關于失調的仿真波形如圖11 所示。

圖11 基于瞬態(tài)仿真的失調

由仿真結果可知，傳統(tǒng)比較器的失調電壓為17 μV，本文結構的失調電壓為11 μV，仿真結果表明，改進后的比較器失調電壓減少了6 μV，約35.29%。

本文仿真結果與近期其他比較器案例的性能對比如表1 所示，對比表明本文提出的高頻低失調低Kickback 噪聲動態(tài)比較器的失調和回踢噪聲性能具有明顯優(yōu)勢。相較于文獻[11]，本文失調性能上降低了2 個數(shù)量級，功耗也大大降低；相較于文獻[12]，其采用0.2 GHz 采樣頻率，遠遠小于本文采樣頻率，故其在回踢噪聲性能方面有優(yōu)勢，但文獻[12]失調遠遠大于本文結構；文獻[13]與本文都采用40 nm 工藝，但其采用較低的時鐘頻率，且失調較大。相較于文獻[14]，雖其失調較小，但其在時鐘頻率極低的情況下，功耗仍然較大。本文與傳統(tǒng)結構在工藝、器件尺寸等相同的情況下，失調電壓減少約35.29%，Kickback 噪聲減少了約52.05%。在各項關鍵指標方面展現(xiàn)出明顯的優(yōu)越性，適用于高頻、低壓電路。

表1 本文與其他比較器案例的指標對比

4 結論

本文介紹了動態(tài)比較器的基本原理，并重點分析了回踢噪聲和失調、延遲等對電路性能的影響。通過添加交叉耦合電容以降低回踢噪聲，跨接鐘控開關以降低失調和延遲，提出了一種新型的低回踢噪聲低失調高頻CMOS 比較器。

電路采用TSMC 40 nm/0.9 V 標準CMOS 工藝進行設計與仿真。Cadence Spectre 仿真結果表明，在良好的延遲和功耗表現(xiàn)下，所提出的比較器失調電壓為11 μV(降低了約35.29%)，回踢噪聲為22.297 mV(削減了約52.05%)。比較器性能優(yōu)越，適用于對回踢噪聲和失調電壓較為敏感的電路，如高頻高速Flash ADC、并行ADC 等信號轉換器。