隨著智能電網(wǎng)、新能源發(fā)電技術(shù)和軌道交通的發(fā)展，中壓和高壓電力電子設(shè)備是必然的發(fā)展趨勢，因此需要越來越多的高壓功率半導(dǎo)體模塊來降低拓?fù)浜涂刂葡到y(tǒng)的復(fù)雜性。在應(yīng)用時(shí)，單芯片高壓SiC MOSFET 與串聯(lián)低壓SiC MOSFET 相互競爭。前者由于工藝不成熟，成本較高；后者由于器件串聯(lián)，寄生電感較大。與技術(shù)不成熟且昂貴的高壓SiC 芯片相比，通過串聯(lián)低壓SiC 器件來實(shí)現(xiàn)高阻斷電壓更具成本效益。低壓SiC 器件的串聯(lián)方式包括模塊級串聯(lián)和芯片級串聯(lián)，目前芯片級串聯(lián)器件的研究還很少。

華中科技大學(xué)梁琳研究員團(tuán)隊(duì)報(bào)道了芯片級串聯(lián)1.2 kV SiC MOSFET 的封裝技術(shù)，其阻斷電壓可達(dá)6.5 kV。為了實(shí)現(xiàn)芯片級串聯(lián)低壓SiC MOSFET 模塊，團(tuán)隊(duì)提出了相應(yīng)的平面封裝布局，圖1 為芯片級串聯(lián)SiC MOSFET 模塊的橫截面圖，芯片級串聯(lián)SiC MOSFET 模塊的3D 模型如圖2 所示。根據(jù)模型建立了電-熱-機(jī)械有限元模型，選擇鉬作為緩沖層材料，其厚度為2.5 mm，頂部和底部DBC 的材料采用Cu/Al2O3/Cu。此布局的總寄生電感為24.67 nH，遠(yuǎn)小于傳統(tǒng)的引線鍵合封裝；在熱模擬中，SiC MOSFET 芯片被設(shè)置為熱源，與傳統(tǒng)引線鍵合封裝相比，此布局芯片的結(jié)溫更低，熱、機(jī)械性能參數(shù)得到大幅提升。

圖1 芯片級串聯(lián)SiC MOSFET 模塊的橫截面

圖2 芯片級串聯(lián)SiC MOSFET 模塊的3D 模型

DBC 三相點(diǎn)的電場集中對模塊的絕緣性能是一個(gè)很大的挑戰(zhàn)。為了防止所提出的模塊局部放電，除了使用具有高介電擊穿場強(qiáng)的封裝之外，團(tuán)隊(duì)還使用幾何電場控制來優(yōu)化電場。其中DBC 的尺寸參數(shù)對電場分布有較大影響，從而影響模塊的絕緣性能。團(tuán)隊(duì)研究了圖3（a）中底部DBC 的尺寸，銅層之間的距離l、金屬/導(dǎo)電層偏移roff和陶瓷層厚度d 對電場強(qiáng)度的影響如圖3（b）所示。最終選擇l=2.0 mm，roff=-0.6 mm，d=1.0 mm，此時(shí)模塊電場強(qiáng)度最小。

圖3 底部DBC 的尺寸參數(shù)和電場強(qiáng)度

不同結(jié)構(gòu)的高壓SiC MOSFET 性能比較如圖4所示，與單芯片高壓SiC MOSFET 模塊相比，團(tuán)隊(duì)所提出的平面封裝芯片級串聯(lián)模塊的柵極回路寄生電感Lgsloop降低了73.78%。此外，在相同電壓水平下，芯片級串聯(lián)模塊的成本可降低43.60%。

圖4 不同結(jié)構(gòu)的高壓SiC MOSFET 性能

與引線鍵合封裝的串聯(lián)模塊和芯片級串聯(lián)模塊相比，所提出的平面封裝模塊除了導(dǎo)通電阻Rds(on)外，其他方面都具有優(yōu)勢，特別是功率回路的寄生電感分別降低了79.28%和49.14%。與串聯(lián)的分立器件相比，所提出的模塊在功率和寄生電感方面有顯著的優(yōu)勢，其熱性能和機(jī)械性能也高于前者。（尚海 梁琳 劉彤）

原始文獻(xiàn)：

SHANG H, LIANG L, WANG Y J, et al.Design and performance of high voltage chip-level series-connected SiC MOSFET module[J].IEEE Transactions on Power Electronics,2023,38(2):1757-1767.