解維坤，蔡志匡，劉小婷，陳龍，張凱虹，王厚軍

（1.電子科技大學(xué)自動(dòng)化學(xué)院，成都 610097；2.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫 214035；3.南京郵電大學(xué)集成電路科學(xué)與工程學(xué)院，南京 210003；4.無(wú)錫中微騰芯電子有限公司，江蘇無(wú)錫 214000）

1 引言

隨著半導(dǎo)體工藝制程節(jié)點(diǎn)的持續(xù)演進(jìn)，晶體管縮小至逼近物理極限，短溝道效應(yīng)以及量子隧穿效應(yīng)帶來的發(fā)熱、漏電等問題愈發(fā)嚴(yán)重，追求經(jīng)濟(jì)效能的“摩爾定律”日趨放緩。先進(jìn)制程下芯片的研發(fā)成本和復(fù)雜度大幅提高，先進(jìn)技術(shù)節(jié)點(diǎn)片上系統(tǒng)（SoC）的開發(fā)難度也大幅增加，帶來良率、成本以及開發(fā)周期等各方面的挑戰(zhàn)[1]，迫使人們尋求性價(jià)比更高的技術(shù)路線來滿足產(chǎn)業(yè)界日益增長(zhǎng)的對(duì)芯片性能的需求。而Chiplet（業(yè)內(nèi)稱“芯?！被颉靶⌒酒保┊悩?gòu)集成技術(shù)促進(jìn)了多芯片封裝的發(fā)展，可有效延續(xù)摩爾定律。芯粒的原理是將原本一塊復(fù)雜的SoC 芯片，從設(shè)計(jì)時(shí)就按照不同的計(jì)算單元或功能單元對(duì)其進(jìn)行分解，然后選擇最適合的工藝制程制造每個(gè)單元，再將這些模塊化的裸片通過先進(jìn)封裝技術(shù)互聯(lián)起來，將不同功能、不同工藝制造的芯粒封裝成一個(gè)SoC 芯片。該技術(shù)有效解決了芯片研發(fā)在成本、規(guī)模、周期等方面的問題。此外，由于使用2.5D、3D 等先進(jìn)封裝技術(shù)，芯粒實(shí)現(xiàn)了片上互聯(lián)，在集成度、功耗、延時(shí)、工作頻率等方面也都有驚人的表現(xiàn)[2]。

在芯粒的制造、堆疊、封裝過程中，減薄、對(duì)準(zhǔn)、邦定等操作都可能會(huì)給芯粒帶來故障和缺陷，因此為了減少良率損失和降低制造成本，需要對(duì)每個(gè)芯粒進(jìn)行全面的測(cè)試。本文對(duì)當(dāng)前芯粒測(cè)試的流程與挑戰(zhàn)、芯?；ヂ?lián)標(biāo)準(zhǔn)與互聯(lián)測(cè)試以及芯?？蓽y(cè)性設(shè)計(jì)（DFT）技術(shù)的國(guó)內(nèi)外相關(guān)研究情況進(jìn)行了介紹。

2 芯粒測(cè)試流程與測(cè)試挑戰(zhàn)

在芯粒封裝過程中，通常會(huì)利用硅通孔（TSV）在堆疊的芯粒之間或在芯粒與中介層之間實(shí)現(xiàn)垂直互連，最終組裝成系統(tǒng)級(jí)的異構(gòu)集成芯片。雖然TSV 技術(shù)使堆疊芯片實(shí)現(xiàn)了更高的集成度、更快的信號(hào)傳輸速率、更低的延遲與功耗以及更高的系統(tǒng)性能，但給測(cè)試也帶來了一些問題與挑戰(zhàn)。

2.1 芯粒系統(tǒng)測(cè)試流程

芯粒系統(tǒng)的測(cè)試可分為4 個(gè)階段，依次是邦定前測(cè)試、邦定中測(cè)試、邦定后測(cè)試以及最終測(cè)試，芯粒系統(tǒng)測(cè)試流程如圖1 所示。

圖1 芯粒系統(tǒng)測(cè)試流程

邦定前測(cè)試主要是對(duì)TSV 等封裝工藝生產(chǎn)過程中的固有缺陷進(jìn)行檢測(cè)，如雜質(zhì)、空隙等，在堆疊前對(duì)芯粒進(jìn)行一次測(cè)試，以確保其無(wú)故障，因此覆蓋率要求高。但在無(wú)故障芯粒堆疊的過程中，晶圓打薄、TSV邦定等操作可能會(huì)給正在堆疊的3D 芯片引入新的故障，而“解邦定”技術(shù)并不存在，這會(huì)造成已經(jīng)堆疊若干層的良好芯粒被丟棄，因此每堆疊一層芯粒就要對(duì)3D芯片半成品進(jìn)行一次邦定中測(cè)試來提高成品率，主要對(duì)TSV 和邏輯電路進(jìn)行測(cè)試。邦定中測(cè)試的故障覆蓋率要求相對(duì)較低，極端情況下只進(jìn)行TSV 測(cè)試。重復(fù)將通過邦定前測(cè)試的芯粒堆疊并對(duì)芯片半成品進(jìn)行邦定中測(cè)試以確保其無(wú)故障，直到所有芯粒堆疊完成。之后再進(jìn)行一次邦定后測(cè)試和最終測(cè)試。邦定后測(cè)試是針對(duì)完整的芯片結(jié)構(gòu)，故障覆蓋率要求高，而最終測(cè)試是封裝完成后在出廠之前進(jìn)行的最后一次測(cè)試，測(cè)試著眼點(diǎn)不在于邦定過程。

2.2 芯粒測(cè)試挑戰(zhàn)

芯粒異構(gòu)集成技術(shù)的提出帶來了一些新的測(cè)試挑戰(zhàn)，主要體現(xiàn)在以下幾個(gè)方面。

一是測(cè)試端口數(shù)量的限制。由于每個(gè)集成電路中含有多個(gè)芯粒，功能越復(fù)雜則I/O 引腳數(shù)量也越龐大，然而大部分I/O 端口是通過中介層內(nèi)部的水平互連與其他芯粒連接，連接到外部的I/O 端口數(shù)量是有限的。常用的做法是在集成電路設(shè)計(jì)階段預(yù)留少量的測(cè)試引腳，這些引腳有可能是和其他功能引腳復(fù)用的。因此測(cè)試人員需要合理、高效地運(yùn)用有限的測(cè)試引腳，將各芯粒的多組測(cè)試向量有序輸入，再將測(cè)試響應(yīng)按照設(shè)計(jì)的機(jī)制從有限的輸出引腳輸出。

二是中介層測(cè)試的限制。邦定前，為了避免將芯粒集成在存在缺陷的硅中介層，需要對(duì)中介層進(jìn)行水平和垂直互連測(cè)試，然而由于晶圓處理和探針卡設(shè)計(jì)的限制，中介層上、下2 層無(wú)法同時(shí)進(jìn)行測(cè)試，導(dǎo)致測(cè)試成本和時(shí)間增加。并且由于微凸塊的高密度特征，很難做到在中介層的頂端對(duì)其進(jìn)行測(cè)試。另外互連測(cè)試需要將互連線連接在一個(gè)環(huán)路內(nèi)，但互連線在邦定前是彼此獨(dú)立的，因而需要新的方案來完成邦定前中介層的測(cè)試。邦定后，可以在測(cè)試環(huán)路中確定中介層互連和微凸塊中的缺陷，但是由于中介層內(nèi)部TSV 訪問受限，所以很難檢測(cè)到中介層內(nèi)部的缺陷（像開路和短路），并且也很難檢測(cè)由于微凸塊變形或缺失導(dǎo)致的故障[3]。

三是高速測(cè)試時(shí)鐘的限制。為了測(cè)試中介層中的高密度互連，可以使用特殊的邊界掃描單元（IEEE 1149.1）將中介層上芯粒的I/O 引腳串行連接，并可以使用標(biāo)準(zhǔn)化的有限狀態(tài)機(jī)進(jìn)行控制。但在標(biāo)準(zhǔn)TAP 控制器中，Capture_DR 和Update_DR 狀態(tài)之間的間隔超過一個(gè)時(shí)鐘周期，因此無(wú)法用高速測(cè)試來檢測(cè)小延遲缺陷。

四是高密度互連的限制。高密度的互連通常會(huì)導(dǎo)致大量的測(cè)試數(shù)據(jù)，然而大量的測(cè)試數(shù)據(jù)通過串行邊界掃描鏈會(huì)花費(fèi)相當(dāng)長(zhǎng)的時(shí)間和成本。

五是高功耗的限制。相比于傳統(tǒng)的平面2D 芯片，基于芯粒的2.5D 和3D 芯片在工作與測(cè)試期間的功耗顯著增大，尤其是在高速測(cè)試或檢測(cè)小的延遲故障時(shí)測(cè)試時(shí)鐘頻率較高，接近甚至超過電路的工作時(shí)鐘頻率，導(dǎo)致功耗增加，因此要縮短測(cè)試時(shí)間。測(cè)試人員需要根據(jù)芯粒的分布層次和位置以及已經(jīng)測(cè)試的數(shù)據(jù)量和電平翻轉(zhuǎn)情況決定如何做串行與并行測(cè)試。

另外，由于芯?；?D 模型或SoC 架構(gòu)設(shè)計(jì)，對(duì)于3D 結(jié)構(gòu)，除了所有基本的測(cè)試技術(shù)問題之外，還有一些獨(dú)有的測(cè)試挑戰(zhàn)，主要涉及測(cè)試流程、測(cè)試內(nèi)容和測(cè)試訪問等。

3 芯?；ヂ?lián)標(biāo)準(zhǔn)及測(cè)試

芯粒的技術(shù)核心在于實(shí)現(xiàn)芯粒間的高速互聯(lián)。如何保障互聯(lián)封裝時(shí)芯粒連接工藝的可靠性、普適性，實(shí)現(xiàn)芯粒間數(shù)據(jù)傳輸?shù)母邘?、低延遲是芯粒技術(shù)研發(fā)的關(guān)鍵。此外，芯粒間的互聯(lián)，特別是2.5D、3D 封裝會(huì)帶來電磁干擾、信號(hào)干擾、散熱、應(yīng)力等諸多復(fù)雜物理問題，芯粒間互聯(lián)測(cè)試至關(guān)重要。

3.1 芯?；ヂ?lián)標(biāo)準(zhǔn)

芯粒能否成為一種新的知識(shí)產(chǎn)權(quán)（IP）產(chǎn)品和商業(yè)模式，關(guān)鍵就在于業(yè)界能否達(dá)成統(tǒng)一的芯?；ヂ?lián)標(biāo)準(zhǔn)，建立起來一個(gè)開放和標(biāo)準(zhǔn)化的芯粒生態(tài)。

目前國(guó)內(nèi)外眾多的芯片廠商都推出了自己的互聯(lián)標(biāo)準(zhǔn)，表1 統(tǒng)計(jì)了國(guó)內(nèi)外近幾年發(fā)布的芯?；ヂ?lián)接口標(biāo)準(zhǔn)。

表1 國(guó)內(nèi)外近幾年發(fā)布的芯?；ヂ?lián)接口標(biāo)準(zhǔn)

在當(dāng)前眾多芯粒互聯(lián)標(biāo)準(zhǔn)中，BoW 和UCIe 吸引了很多高科技領(lǐng)域頭部企業(yè)積極參與和投入使用。

BoW 是一種適合芯粒和芯片級(jí)封裝互聯(lián)的簡(jiǎn)單物理接口架構(gòu)，起初是針對(duì)數(shù)據(jù)中心計(jì)算、通信和網(wǎng)絡(luò)需求的短距離互聯(lián)解決方案，后來被OCP 下屬的開放特定域架構(gòu)（ODSA）工作組采納為用于連接同一封裝內(nèi)近距離裸片互聯(lián)的接口協(xié)議。

UCIe 在很短時(shí)間內(nèi)就引起了業(yè)界的廣泛關(guān)注，其目的在于在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，以幫助在整個(gè)半導(dǎo)體行業(yè)建立一個(gè)開放的Chiplet 生態(tài)系統(tǒng)[7]。

目前來看，國(guó)外標(biāo)準(zhǔn)中UCIe 最有希望成為業(yè)界統(tǒng)一的互聯(lián)標(biāo)準(zhǔn)。UCIe 是唯一具有完整裸片間接口堆棧的標(biāo)準(zhǔn)，其他標(biāo)準(zhǔn)都沒有為協(xié)議棧提供完整裸片間接口的全面規(guī)范，大多僅關(guān)注在特定層。此外，UCIe 不但支持有機(jī)襯底或?qū)訅喊宓葌鹘y(tǒng)封裝，也可以支持2.5D 和橋接等先進(jìn)封裝，如硅襯底、硅橋或再分配層（RDL）扇出等形式，預(yù)計(jì)未來還會(huì)支持3D 封裝。

然而，國(guó)外標(biāo)準(zhǔn)內(nèi)很難找到實(shí)現(xiàn)設(shè)計(jì)可供參考的技術(shù)細(xì)節(jié)，此外，不少技術(shù)會(huì)受國(guó)外政治勢(shì)力影響而不能對(duì)中國(guó)企業(yè)開放。如果全盤照搬國(guó)外成熟的協(xié)議標(biāo)準(zhǔn)，從專利、知識(shí)產(chǎn)權(quán)等角度，必然需要國(guó)內(nèi)企業(yè)繳納高昂的入門費(fèi)，也無(wú)從建立中國(guó)自己的Chiplet 產(chǎn)業(yè)生態(tài)。

國(guó)內(nèi)原生態(tài)Chiplet 技術(shù)標(biāo)準(zhǔn)《小芯片接口總線技術(shù)要求》描述了CPU、GPU、人工智能芯片、網(wǎng)絡(luò)處理器和網(wǎng)絡(luò)交換芯片等應(yīng)用場(chǎng)景，通過對(duì)鏈路層、適配層、物理層的詳細(xì)定義，實(shí)現(xiàn)芯粒間的互連互通，可采用并行單端互連和串行差分互連，包括C2M、C2C、C2IO、C2O 等互連方式，兼顧了對(duì)PCIe 等現(xiàn)有協(xié)議的支持，并考慮在物理層上兼容UCIe。其從標(biāo)準(zhǔn)協(xié)議到參考設(shè)計(jì)都是開放的，不但可以使用國(guó)際上的先進(jìn)封裝方式，而且可以充分利用國(guó)內(nèi)特有的封裝技術(shù)。由中國(guó)Chiplet 產(chǎn)業(yè)聯(lián)盟牽頭發(fā)布的《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》為32 Gbit/s 以上帶寬的高速串行標(biāo)準(zhǔn)，側(cè)重于針對(duì)國(guó)產(chǎn)基板及封裝供應(yīng)鏈體系的優(yōu)化和適應(yīng)性，在成本較為敏感、出貨量有限、供應(yīng)鏈能力偏弱、保供要求較高的諸多下游領(lǐng)域有較大優(yōu)勢(shì)。

產(chǎn)業(yè)競(jìng)爭(zhēng)，標(biāo)準(zhǔn)先行。只有建立完善的標(biāo)準(zhǔn)體系，產(chǎn)業(yè)上游的芯片設(shè)計(jì)才有標(biāo)準(zhǔn)可依，下游才能根據(jù)需求選用相應(yīng)標(biāo)準(zhǔn)的芯片，否則上下游銜接就會(huì)出現(xiàn)斷層、割裂，甚至導(dǎo)致產(chǎn)業(yè)體系依賴國(guó)外標(biāo)準(zhǔn)。掌握標(biāo)準(zhǔn)制定權(quán)的企業(yè)則能通過規(guī)則和協(xié)議的方式控制產(chǎn)業(yè)發(fā)展導(dǎo)向，牢牢占據(jù)市場(chǎng)“蛋糕”最大的份額，能夠制訂標(biāo)準(zhǔn)的國(guó)家可以通過標(biāo)準(zhǔn)制訂的方式，進(jìn)一步規(guī)范化市場(chǎng)競(jìng)爭(zhēng)，并做大產(chǎn)業(yè)蛋糕。因此，建立中國(guó)Chiplet 技術(shù)標(biāo)準(zhǔn)，是我國(guó)不得不做的選擇[8]。

3.2 芯粒互聯(lián)測(cè)試

Chiplet 互聯(lián)標(biāo)準(zhǔn)化將大大促進(jìn)Chiplet 開放生態(tài)的發(fā)展，這意味著生態(tài)鏈中的不同環(huán)節(jié)IP、芯片設(shè)計(jì)、封裝設(shè)計(jì)、設(shè)計(jì)服務(wù)等需要統(tǒng)一和可靠的標(biāo)準(zhǔn)以實(shí)現(xiàn)互聯(lián)，各個(gè)芯粒部件和系統(tǒng)整合也需要嚴(yán)格的互操作測(cè)試標(biāo)準(zhǔn)，目前，UCIe 等標(biāo)準(zhǔn)初步定義了一致性和調(diào)試的初期框架，規(guī)范組織也在規(guī)劃相應(yīng)的認(rèn)證體系架構(gòu)，在此基礎(chǔ)上，其測(cè)試工作組還需制定專門的測(cè)試規(guī)范，包括從物理層、適配層、協(xié)議層對(duì)各子部件進(jìn)行互操作和一致性測(cè)試，通過標(biāo)準(zhǔn)化的一致性測(cè)試流程和方法保證芯粒系統(tǒng)互聯(lián)的可靠性。

芯粒互聯(lián)測(cè)試面臨眾多的測(cè)試挑戰(zhàn)。從測(cè)試可行性上需要考慮被測(cè)部件與Golden 部件的互操作測(cè)試、內(nèi)建自測(cè)試（BIST）、環(huán)回測(cè)試以及各子芯粒自身的電氣及協(xié)議一致性測(cè)試。從測(cè)試方法學(xué)上，其面臨諸如可測(cè)性設(shè)計(jì)、芯粒封裝集成后是否需要進(jìn)行信號(hào)探測(cè)等問題，比如一些芯片公司會(huì)在芯片驗(yàn)證階段設(shè)計(jì)集成封裝治具，或者使用探針臺(tái)進(jìn)行精密尺寸互聯(lián)表征和信號(hào)參數(shù)表征測(cè)試等。

芯?；ヂ?lián)測(cè)試包括對(duì)芯粒設(shè)計(jì)中協(xié)議層、鏈路層和物理層的測(cè)試，其中驗(yàn)證芯粒間連通性的互連測(cè)試是芯粒系統(tǒng)功能測(cè)試的基礎(chǔ)，定位分析電路內(nèi)部互連的開路、短路、粘連及呆滯故障，在后續(xù)功能測(cè)試前發(fā)現(xiàn)互連故障，排除因互連失效帶來的系統(tǒng)功能故障，增強(qiáng)測(cè)試的故障定位能力，確保后續(xù)測(cè)試的順利實(shí)施。同時(shí)，互連測(cè)試將為芯粒系統(tǒng)帶來可觀察性、可訪問性、可測(cè)試性的提高，是芯粒系統(tǒng)進(jìn)行可測(cè)性設(shè)計(jì)時(shí)必須要考慮的關(guān)鍵內(nèi)容。常用的互連測(cè)試方法有邊界掃描測(cè)試法、邏輯簇測(cè)試法、基于環(huán)路振蕩器的片上測(cè)試法等。

3.2.1 邊界掃描測(cè)試法

IEEE 1149.1 標(biāo)準(zhǔn)設(shè)置了外測(cè)指令（EXTEST），專門用于實(shí)現(xiàn)芯片管腳間的互連網(wǎng)絡(luò)測(cè)試，所以服從IEEE 1149.1 標(biāo)準(zhǔn)的芯片器件都能夠?qū)崿F(xiàn)互連測(cè)試?；ミB測(cè)試首先利用TAPC 配置各器件的狀態(tài)，然后移入測(cè)試矢量，最后移出響應(yīng)矢量。通過對(duì)響應(yīng)矢量的分析，來確定故障與否以及故障的位置和類型。圖2 是基于IEEE 1149.1 邊界掃描的互連測(cè)試示意圖，它可以實(shí)現(xiàn)3 種連接的測(cè)試：管腳直連，通過導(dǎo)線直接連接的芯片管腳；透明電阻，通過透明電阻相連接的芯片 管腳；驅(qū)動(dòng)模式，通過Buffer 器件實(shí)現(xiàn)互連的芯片管腳。

圖2 基于IEEE 1149.1 邊界掃描的互連測(cè)試示意圖

3.2.2 邏輯簇測(cè)試法

芯粒系統(tǒng)集成過程除了選用支持IEEE 1149.1/IEEE 1687 標(biāo)準(zhǔn)的邊界掃描器件，依舊存在大量的非邊界掃描器件。一個(gè)典型的Chiplet 模塊內(nèi)部互連網(wǎng)絡(luò)模型如圖3 所示，包含3 個(gè)邊界掃描裸芯和2個(gè)非邊界掃描裸芯。

圖3 典型Chiplet 模塊內(nèi)部互連網(wǎng)絡(luò)模型

邏輯簇是對(duì)系統(tǒng)上非邊界掃描器件的統(tǒng)稱，由于這類器件本身不含邊界掃描結(jié)構(gòu)，因此不能通過聯(lián)合測(cè)試行動(dòng)小組（JTAG）測(cè)試對(duì)它們進(jìn)行直接測(cè)試。邏輯簇測(cè)試，就是通過邊界掃描鏈路，對(duì)非邊界掃描器件進(jìn)行功能測(cè)試的一種測(cè)試方法。測(cè)試思路是通過邊界掃描器件連接成的邊界掃描鏈路實(shí)現(xiàn)對(duì)板上非邊界掃描器件的訪問，從而改善電路板的可測(cè)性[9]。

邏輯簇測(cè)試模型如圖4 所示，Cluster 可以看作一個(gè)功能邏輯簇，在它周圍有2 個(gè)邊界掃描器件Chip A和Chip B，邊界掃描器件的邊界掃描單元及邊界掃描鏈路就是專用于這個(gè)邏輯簇測(cè)試的訪問通路?？梢酝ㄟ^Chip A 與邏輯簇相連的邊界單元移入測(cè)試矢量，再通過Chip B 與邏輯簇相連的邊界掃描單元移出測(cè)試響應(yīng)。

圖4 邏輯簇測(cè)試模型

3.2.3 基于環(huán)路振蕩器的片上測(cè)試法

TSV 可以提供最短的互連路徑，是芯粒3D 集成的重要途徑，TSV 測(cè)試是芯?；ミB測(cè)試的重點(diǎn)和難點(diǎn)。HUANG 等采用環(huán)路振蕩器原理對(duì)TSV 進(jìn)行片上測(cè)試[10]，基本測(cè)試原理如圖5 所示。在圖5（a）中，TSV有源端的第3 段存在高阻缺陷。將連接TSV 有源端驅(qū)動(dòng)器的傳輸延遲定義為τ(A→Y)。通過驅(qū)動(dòng)器對(duì)TSV充電時(shí)，位于故障左側(cè)的電容會(huì)比位于右側(cè)的電容接收電荷的速度更快，那么從驅(qū)動(dòng)端看，存在高阻缺陷的TSV 表現(xiàn)為電容降低，而傳輸延遲τ(A→Y)將減小。類似地，若TSV 存在漏電缺陷，由于電流泄漏，節(jié)點(diǎn)Y 的電壓增加速度減緩，因而傳輸延遲τ(A→Y)增加?；诃h(huán)路振蕩器原理的邦定前單TSV 測(cè)試結(jié)構(gòu)如圖5（b）所示，將此驅(qū)動(dòng)器與TSV 一同放進(jìn)環(huán)路振蕩器中，傳輸延遲τ 的增減將由環(huán)路振蕩器頻率的變化反映出來，即振蕩頻率增加表示TSV 存在高阻故障，振蕩頻率減小表示TSV 存在漏電故障。這種方法不僅能夠同時(shí)檢測(cè)高阻故障和漏電故障，同時(shí)可以利用頻率變化大小表示故障的嚴(yán)重程度，此外，由于采用了全數(shù)字的DFT 電路，其穩(wěn)定性更強(qiáng)。但這種方法的缺點(diǎn)是測(cè)試范圍和分辨率都較低。

圖5 基于環(huán)路振蕩器的邦定前TSV 測(cè)試原理

4 芯粒的可測(cè)性設(shè)計(jì)技術(shù)

隨著集成電路復(fù)雜度的不斷提升和特征尺寸的日益縮小，測(cè)試費(fèi)用和難度大幅度提高，需要在電路設(shè)計(jì)之初就考慮測(cè)試問題。本節(jié)主要介紹幾種測(cè)試訪問標(biāo)準(zhǔn)的演變歷程，并闡述它們之間的聯(lián)系與差異。

4.1 可測(cè)性設(shè)計(jì)標(biāo)準(zhǔn)

可測(cè)性設(shè)計(jì)技術(shù)發(fā)展至今，已形成了一系列可測(cè)性設(shè)計(jì)標(biāo)準(zhǔn)。IEEE 1149.1 是最早用于板級(jí)IC 互聯(lián)測(cè)試的標(biāo)準(zhǔn)，隨著集成電路不斷復(fù)雜化，對(duì)互操作性和可重用性要求逐漸增強(qiáng)，IEEE 1687 和IEEE 1500 應(yīng)運(yùn)而生，近年來，業(yè)界又提出一種針對(duì)2.5D 與3D 芯片測(cè)試的IEEE 1838 標(biāo)準(zhǔn)訪問協(xié)議。

（1）IEEE 1149.1——板級(jí)測(cè)試訪問架構(gòu)[11]

20 世紀(jì)80 年代末，由于表面貼裝技術(shù)的使用，PCB 的密度變高，傳統(tǒng)的針床測(cè)試不再適用，為提高電路的可測(cè)性，JTAG 和IEEE 標(biāo)準(zhǔn)化委員會(huì)提出了邊界掃描體系結(jié)構(gòu)及測(cè)試訪問端口IEEE 1149.1 標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)主要目的是以非侵入性的方式克服板級(jí)探測(cè)困難，解決電路板級(jí)互聯(lián)測(cè)試問題。

（2）IEEE 1500——標(biāo)準(zhǔn)化嵌入式內(nèi)核測(cè)試[13]

IEEE 1500 標(biāo)準(zhǔn)的提出是為了實(shí)現(xiàn)內(nèi)核測(cè)試接口標(biāo)準(zhǔn)化，IEEE 1500 標(biāo)準(zhǔn)的一個(gè)重要特征就是每個(gè)嵌入式內(nèi)核的I/O 端口都會(huì)插入一個(gè)測(cè)試殼單元，這樣在IP 級(jí)別上進(jìn)行與測(cè)試相關(guān)的修改便不會(huì)在集成過程中導(dǎo)致設(shè)計(jì)更改。此外，IEEE 1500 的另一個(gè)重要特點(diǎn)是分層測(cè)試和IP 測(cè)試的重用。利用邊界掃描鏈可以將功能內(nèi)核接口隔離，因此可以直接使用針對(duì)嵌入式內(nèi)核的測(cè)試向量，而不必關(guān)心功能接口。

（3）IEEE 1687——內(nèi)部JTAG（iJTAG）標(biāo)準(zhǔn)[14]

隨著片上集成的嵌入式內(nèi)核數(shù)量增長(zhǎng)，嵌入式儀器化的方法更為有效。IEEE 1687 標(biāo)準(zhǔn)使用統(tǒng)一方法來描述芯片內(nèi)部IP 塊，并將具有特定功能的IP 塊整合到整個(gè)設(shè)計(jì)中，重新對(duì)IP 塊進(jìn)行初始化、編程和編寫測(cè)試程序。

（4）IEEE 1838——2.5D 和3D 堆棧測(cè)試標(biāo)準(zhǔn)化[15]

IEEE 1838 主要是為3D 芯片的測(cè)試提供一種通用的解決方案，該標(biāo)準(zhǔn)定義了芯片級(jí)特性，提供了2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測(cè)試端口接口，接口支持即插即用的集成，提供跨多個(gè)芯粒的測(cè)試訪問。

IEEE 1149.1 標(biāo)準(zhǔn)最初是通過提供片上邏輯來進(jìn)行內(nèi)部互聯(lián)測(cè)試，但它涉及的測(cè)試訪問端口和TAP 控制器目前已經(jīng)變成訪問嵌入式芯片的一種通用方法。此外，該標(biāo)準(zhǔn)并沒有限制擴(kuò)展TAP 指令集來支持新的測(cè)試模式。目前，JTAG 的DR 被廣泛用于測(cè)試、調(diào)試中的時(shí)鐘/重置/功率控制位，以及實(shí)現(xiàn)掃描轉(zhuǎn)儲(chǔ)和各種調(diào)試特性。

IEEE 1500 標(biāo)準(zhǔn)的應(yīng)用場(chǎng)景和JTAG 類似，但它是一種包裝嵌入式內(nèi)核的方法，因此它能夠通過添加一些測(cè)試模式來驗(yàn)證內(nèi)核的功能，并且通過將芯核內(nèi)嵌在特定的芯片上可以進(jìn)行內(nèi)部互聯(lián)測(cè)試。IEEE 1500芯核包裝器與JTAG 的寄存器結(jié)構(gòu)類似，并且包裝器也可能包括多種測(cè)試模式，但應(yīng)用于芯核。此外IEEE 1500 標(biāo)準(zhǔn)也未對(duì)狀態(tài)機(jī)做出規(guī)定。還有一點(diǎn)不同的是，IEEE 1500 標(biāo)準(zhǔn)是通過WDR 來訪問芯核包裝器中的功能和設(shè)備的，這種方式的主要優(yōu)點(diǎn)是提高了芯核測(cè)試的可移植性。

但在IEEE 1500 標(biāo)準(zhǔn)應(yīng)用之初，IP 供應(yīng)商在交付時(shí)，不僅要提供芯核，還要提供IEEE 1500 包裝器以及IEEE 1149.1 狀態(tài)機(jī)，但芯核只是芯片的一部分，如何在芯片中包含多個(gè)芯核，并且所有芯核都擁有獨(dú)立的TAP 控制器和狀態(tài)機(jī)成了一個(gè)問題。IEEE 1687 標(biāo)準(zhǔn)含有多個(gè)嵌入式TAP 控制器，從而完美解決了這個(gè)問題。此外，IEEE 1149.1 和IEEE 1500 標(biāo)準(zhǔn)關(guān)注如何定義硬件結(jié)構(gòu)，并且包含預(yù)設(shè)的寄存器結(jié)構(gòu)，IEEE 1687標(biāo)準(zhǔn)不存在強(qiáng)制的寄存器結(jié)構(gòu)，主要關(guān)注嵌入式儀器的可擴(kuò)展性、配置與操作。IEEE 1687 標(biāo)準(zhǔn)的主要應(yīng)用場(chǎng)景就是通過提供訪問嵌入式設(shè)備來滿足不同的需求，例如測(cè)試、調(diào)測(cè)、功能配置等。

由于2.5D、3D 芯片很快進(jìn)入市場(chǎng)，需要3D-DFT架構(gòu)來進(jìn)行邦定前、中、后測(cè)試，IEEE 1838 標(biāo)準(zhǔn)提供了一個(gè)或多個(gè)2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測(cè)試端口接口，可以在堆棧中傳輸測(cè)試控制與測(cè)試信號(hào)。

4.2 Chiplet 可測(cè)性設(shè)計(jì)方案

目前業(yè)內(nèi)已經(jīng)提出了多種不同的DFT 方案來測(cè)試3D 集成電路。

4.2.1 基于IEEE 1149.1 或IEEE 1500 的3D-DFT架構(gòu)

MARINISSEN 等在2010 年提出一種3D 集成電路的通用測(cè)試設(shè)計(jì)架構(gòu)[16]。該架構(gòu)的主要組件是芯片級(jí)包裝器，可基于IEEE 1500 或基于IEEE 1149.1，允許進(jìn)行邦定前、中、后測(cè)試，同時(shí)也支持模塊化的測(cè)試方法，即各種芯粒、嵌入式IP 核、基于TSV 的片間互連以及外部I/O 均可作為獨(dú)立單元進(jìn)行測(cè)試，具體結(jié)構(gòu)如圖6 所示，圖中顯示的是由3 個(gè)芯粒構(gòu)成的堆棧，淺紅色顯示的是所提出的3D-DFT 架構(gòu)，主要特征是：提供串行與并行接口；測(cè)試數(shù)據(jù)從外部I/O 端口傳入、傳出；在所有非底部芯粒上安裝專用探針墊；TestElevator 通過堆棧傳播測(cè)試信號(hào)；分層測(cè)試控制機(jī)制。堆棧的外部I/O 由IEEE 1149.1 邊界掃描包裹，此外芯粒內(nèi)也存在DFT 結(jié)構(gòu)，例如內(nèi)部掃描鏈、測(cè)試數(shù)據(jù)壓縮（TDC）、BIST、符合IEEE 1500 標(biāo)準(zhǔn)的核心包裝器和測(cè)試訪問機(jī)制（TAM）。因此，該結(jié)構(gòu)測(cè)試的主要原理是通過非底部專用探針墊從外部測(cè)試設(shè)備獲取測(cè)試數(shù)據(jù)來進(jìn)行邦定前測(cè)試，使用設(shè)計(jì)的TestElevator 在邦定后測(cè)試期間上下驅(qū)動(dòng)測(cè)試信號(hào)，以及使用程序指令寄存器（WIR）鏈來配置測(cè)試互連。該方法提供了一個(gè)結(jié)構(gòu)化的DFT 模板，可以滿足3D 芯粒測(cè)試訪問需求，此外該架構(gòu)具有可擴(kuò)展性，適用于所有堆棧高度，并提供用戶自定義的測(cè)試訪問帶寬，可以說是未來DFT 插入和測(cè)試擴(kuò)展的EDA 工具流標(biāo)準(zhǔn)化和自動(dòng)化的良好起點(diǎn)。

圖6 3D 集成電路的通用測(cè)試設(shè)計(jì)架構(gòu)

FKIH 等在2013 年提出一種基于自動(dòng)芯粒檢測(cè)機(jī)制的JTAP 3D 測(cè)試架構(gòu)[17]。自動(dòng)芯粒檢測(cè)機(jī)制利用2 個(gè)檢測(cè)器來檢測(cè)是否存在相鄰的芯粒（頂部和底部），因此堆棧中的芯粒位置被完全定義，這允許產(chǎn)生三維JTAG 復(fù)用邏輯的控制信號(hào)。將檢測(cè)器集成到基于JTAP 的3D 測(cè)試架構(gòu)中，在邦定后測(cè)試中，使用下芯粒檢測(cè)器驅(qū)動(dòng)JTAG 輸入，并使用上芯粒檢測(cè)器驅(qū)動(dòng)JTAG 輸出TDO，從而使TDI-TDO 鏈由上連續(xù)形成。此時(shí)，3D 電路可以與PCB 板的三維集成電路串聯(lián)，所有JTAG 指令可以按順序執(zhí)行：每個(gè)芯粒的內(nèi)部測(cè)試、外部測(cè)試互連；TSV 堆疊裸芯之間的垂直互連和Pad 連接3D 電路外部組件。如果需要邦定前測(cè)試，可以通過非底部專用探針墊從外部測(cè)試設(shè)備獲取測(cè)試數(shù)據(jù)來進(jìn)行。

MARINISSEN 等提出的通用3D-DFT 架構(gòu)滿足三維電路測(cè)試要求，但分層WIR 配置時(shí)間較長(zhǎng)，特別是邦定中和邦定后測(cè)試，改進(jìn)空間很大。而FKIH 等提出的自動(dòng)芯粒檢測(cè)機(jī)制擺脫了經(jīng)典的三維測(cè)試架構(gòu)的一些限制，特別是傳統(tǒng)通過指令寄存器配置多路復(fù)用器的步驟，此架構(gòu)在所有堆疊級(jí)別上都可用，該檢測(cè)機(jī)制也能夠拓展到基于其他測(cè)試訪問協(xié)議的三維測(cè)試體系結(jié)構(gòu)中。

4.2.2 基于IEEE 1687 的3D-DFT 架構(gòu)

FKIH 等在2014 年提出了一種基于IEEE 1687 和自動(dòng)芯粒檢測(cè)機(jī)制[17]的3D-DFT 架構(gòu)[18]，并且在無(wú)源中介層中得到實(shí)現(xiàn)。該架構(gòu)利用自動(dòng)芯粒檢測(cè)機(jī)制自動(dòng)確定另一個(gè)芯粒是否堆疊連接，在測(cè)試TSV 和Pad之間進(jìn)行切換以建立所需的通信路徑，從而完成了芯粒邦定前、邦定中和邦定后的測(cè)試。該研究探索了統(tǒng)一（所有芯粒嵌入JTAG 測(cè)試接口）和異構(gòu)（芯粒有不同的測(cè)試訪問機(jī)制）的2 種測(cè)試體系結(jié)構(gòu)。具體結(jié)構(gòu)如圖7 所示，統(tǒng)一測(cè)試結(jié)構(gòu)要求所有堆疊芯粒都配備作為測(cè)試訪問機(jī)制的JTAG 接口（TDI、TDO、TMS、TCK，可選的TRST）以構(gòu)建3D-DFT 鏈，以及TAP 控制器并圍繞其構(gòu)建IEEE 1687 電路，包括段插入位（SIB）和相關(guān)的TDR。對(duì)于異構(gòu)測(cè)試結(jié)構(gòu)，選擇一個(gè)芯粒管理2.5D 系統(tǒng)中所有芯粒的測(cè)試，該芯粒嵌入了IEEE 1687 基礎(chǔ)結(jié)構(gòu)（TAP 控制器、IR 和解碼器），而其余芯粒當(dāng)作具有特定功能的IP 塊，由于SIB 的存在，芯?？梢詫?shí)現(xiàn)同時(shí)測(cè)試或連續(xù)測(cè)試。由于使用高級(jí)測(cè)試建模語(yǔ)言（ICL）和程序描述語(yǔ)言（PDL）來插入DFT，在減少開發(fā)時(shí)間的同時(shí)也能夠輕易地實(shí)現(xiàn)2D到3D 堆棧的測(cè)試重定向。這項(xiàng)工作為各種具有物理約束（例如功率和熱問題）的儀器的3D 測(cè)試開辟了道路。

圖7 基于IEEE 1687 和自動(dòng)芯粒檢測(cè)機(jī)制的3D-DFT 架構(gòu)

DURUPT 等在2016 年提出了一種基于IEEE 1687 標(biāo)準(zhǔn)的用于測(cè)試堆疊在有源中介層上的多芯粒3D-DFT 架構(gòu)[19]。該架構(gòu)利用Chiplet-Footprints 結(jié)構(gòu)，提供了一個(gè)在芯片之間的可重構(gòu)和模塊化的TAP 鏈。它的硬件與IEEE 1149.1 兼容，并且使用了ICL 和PDL，因此也能夠輕易地實(shí)現(xiàn)2D 到3D 堆棧的測(cè)試重定向。提出的3D-DFT 架構(gòu)基于2 種訪問機(jī)制：一是基于IEEE 1687 分層和可配置的串行連接網(wǎng)絡(luò)，并由JTAG TAP 端口進(jìn)行訪問；二是壓縮邏輯的全掃描網(wǎng)絡(luò)，在減少引腳的同時(shí)也提供了高效的并行全掃描測(cè)試。該方案已在一個(gè)高復(fù)雜度3D 有源介質(zhì)層上得到了充分的實(shí)現(xiàn)。

YE 等在2016 年提出的基于IEEE 1687 標(biāo)準(zhǔn)和高效測(cè)試控制器的3D-DFT 架構(gòu)[20]如圖8 所示。對(duì)于每個(gè)堆疊起來的芯粒都要包含4 個(gè)測(cè)試組件：①基于IEEE 1687 的掃描路徑控制單元；②測(cè)試內(nèi)核的掃描鏈連接到許多并行菊花鏈；③TAP 控制器控制并行菊花鏈和掃描路徑控制單元；④2 個(gè)頂級(jí)復(fù)用器（T0 和T1）用來確定測(cè)試數(shù)據(jù)路徑，另外底部的裸芯還應(yīng)包含一個(gè)測(cè)試訪問控制器。該體系結(jié)構(gòu)同時(shí)支持邦定前和邦定后的測(cè)試，利用JTAP 探針墊和自動(dòng)芯粒檢測(cè)機(jī)制[17]控制的2 個(gè)多路復(fù)用器（P0 和P1）在邦定前后切換測(cè)試路徑，對(duì)于邦定后測(cè)試，由掃描路徑控制單元進(jìn)行控制的頂級(jí)多路復(fù)用器T0 和T1 控制來自堆芯菊花鏈的測(cè)試數(shù)據(jù)流。該研究修改IEEE 1500 包裝器以實(shí)現(xiàn)高效并行掃描和TSV 測(cè)試，并采用嵌入式TAMC 進(jìn)行自主、高速測(cè)試，只需極少甚至不使用外部測(cè)試設(shè)備，即可高效靈活地執(zhí)行3D-IC 測(cè)試，降低測(cè)試成本。這種測(cè)試架構(gòu)的優(yōu)點(diǎn)包括：①促進(jìn)現(xiàn)場(chǎng)自主測(cè)試；②通過IEEE 1687 結(jié)構(gòu)支持高度靈活的測(cè)試調(diào)度；③面積開銷低；④用于重新配置的測(cè)試周期開銷非常??；⑤支持鍵前、鍵后和TSV 測(cè)試。

圖8 基于IEEE 1687 標(biāo)準(zhǔn)和高效測(cè)試控制器的3D-DFT 架構(gòu)

FKIH 等和YE 等提出的3D-DFT 架構(gòu)在3D 原型實(shí)現(xiàn)上證明了它們的可行性，但有源中介層的測(cè)試問題沒有得到解決；而DURUPT 等提出的架構(gòu)和測(cè)試流程已經(jīng)應(yīng)用于3D 有源介質(zhì)層電路原型，并可用于測(cè)試介質(zhì)層active links、passive links 以及嵌入式MBIST。此外，F(xiàn)KIH 等提出的方法主要特點(diǎn)是根據(jù)測(cè)試階段自動(dòng)配置測(cè)試路徑，該方法更加靈活，可以在不增加區(qū)域成本的情況下增強(qiáng)測(cè)試并發(fā)性；DURUPT等使用footprint 提供了一種分治策略，設(shè)備之間相互隔離且大大縮短了掃描鏈的長(zhǎng)度；YE 等的方法主要優(yōu)點(diǎn)在于采用嵌入式TAMC，能夠進(jìn)行自主、高速測(cè)試，修改IEEE 1500 包裝器以實(shí)現(xiàn)高效并行掃描和TSV 測(cè)試，這種方法對(duì)外部測(cè)試設(shè)備的依賴性也較低。

iJTAG 與JTAG 相比有著顯著的優(yōu)點(diǎn)，尤其是在靈活性和重定向方面。關(guān)于靈活性，在IEEE 1687 中，可以通過掃描鏈上的SIB 來動(dòng)態(tài)配置在TDI 和TDO之間連接的TDR，但對(duì)于JTAG，必須在芯粒的設(shè)計(jì)階段選擇實(shí)現(xiàn)測(cè)試并發(fā)的指令。此外，使用JTAG 就必須在設(shè)計(jì)時(shí)選擇同時(shí)測(cè)試的IP 集，之后不能修改，而使用iJTAG，可以動(dòng)態(tài)更改這些集合。關(guān)于重定向，IEEE 1687 利用ICL 和PDL 可以輕松地將目標(biāo)從2D（芯片級(jí)）重定向到3D（堆棧級(jí)），但由于缺乏JTAG 的流程和高級(jí)語(yǔ)言，使用經(jīng)典JTAG 測(cè)試標(biāo)準(zhǔn)很難做到這一點(diǎn)。

4.2.3 基于IEEE 1838 的3D-DFT 架構(gòu)

CUI 等在2021 年提出了一種基于IEEE 1838 芯片包裝寄存器（DWR）和BIST 電路的3D-IC 互連接口測(cè)試和修復(fù)方案[21]。其原理是通過BIST 電路自動(dòng)對(duì)互連接口的故障位置進(jìn)行定位，接著內(nèi)置自修復(fù)（BISR）電路自動(dòng)完成修復(fù)。此外，DWR 結(jié)構(gòu)支持自動(dòng)測(cè)試向量生成（ATPG），可以測(cè)試互連接口周圍的組合電路，補(bǔ)充了BIST 測(cè)試的盲點(diǎn)，確保了測(cè)試的高覆蓋率，并提出了修復(fù)數(shù)據(jù)壓縮技術(shù)，減少了存儲(chǔ)空間需求。

5 結(jié)束語(yǔ)

芯粒異構(gòu)集成技術(shù)促進(jìn)了多芯片封裝的發(fā)展，解決了芯片研發(fā)在成本、規(guī)模、周期等方面的問題，有效地延續(xù)了摩爾定律。在芯粒的制造、堆疊過程中，需要對(duì)每個(gè)芯粒進(jìn)行邦定前、邦定中、邦定后以及最終測(cè)試等全面測(cè)試。

芯粒的技術(shù)核心在于實(shí)現(xiàn)芯粒間的高速互聯(lián)。目前各互聯(lián)標(biāo)準(zhǔn)組織尚未標(biāo)準(zhǔn)化一致性測(cè)試流程和方法。針對(duì)芯粒電氣物理層連通性的互連測(cè)試，目前可以采取邊界掃描測(cè)試、邏輯簇測(cè)試、基于環(huán)路振蕩器的片上測(cè)試等方法進(jìn)行。

芯粒異構(gòu)集成系統(tǒng)普遍采用2.5D、3D 封裝集成，測(cè)試難度大幅度提高，需要在電路設(shè)計(jì)初始就考慮測(cè)試問題，進(jìn)行可測(cè)性設(shè)計(jì)。傳統(tǒng)的IEEE 1149.1、IEEE 1500 等可測(cè)性設(shè)計(jì)標(biāo)準(zhǔn)已滿足不了芯粒系統(tǒng)的測(cè)試需求，需要開展3D-DFT 架構(gòu)與測(cè)試方法研究?？梢钥紤]利用IEEE 1687 標(biāo)準(zhǔn)提供的ICL 和PDL 實(shí)現(xiàn)測(cè)試重定向功能，利用IEEE 1838 標(biāo)準(zhǔn)提供的2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測(cè)試端口接口和跨多個(gè)芯粒的測(cè)試訪問機(jī)制建立相應(yīng)的3D-DFT 架構(gòu)進(jìn)行測(cè)試。

總之，目前在集成電路先進(jìn)制程受限的背景下，芯粒技術(shù)將是中國(guó)集成電路發(fā)展的重大機(jī)遇，急需開展相關(guān)測(cè)試技術(shù)的研究，本文介紹了芯粒測(cè)試難點(diǎn)與挑戰(zhàn)，描述了互聯(lián)標(biāo)準(zhǔn)發(fā)展情況，說明了建立中國(guó)芯粒技術(shù)標(biāo)準(zhǔn)的重要性，分析了目前業(yè)內(nèi)推出的一些芯粒測(cè)試方法的優(yōu)缺點(diǎn)以及各方法間的聯(lián)系與區(qū)別，希望幫助研究人員開拓思路。