朱桂林，劉 博，李 愷，張偉哲，向 菲

(河南科技大學(xué)電氣工程學(xué)院，河南 洛陽 471023)

模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter，ADC)是數(shù)?；旌霞呻娐分械闹匾δ苣K，廣泛應(yīng)用于便攜式電子設(shè)備、傳感系統(tǒng)等[1]。在ADC 中，逐次逼近型模數(shù)轉(zhuǎn)換器(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)具有性能均衡、低功耗和拓?fù)浣Y(jié)構(gòu)簡單等優(yōu)點(diǎn)，而且與數(shù)字電路兼容性很強(qiáng)，因此SAR-ADC 在數(shù)模信號(hào)轉(zhuǎn)換應(yīng)用電路和系統(tǒng)中得到極為廣泛的使用[2]。

動(dòng)態(tài)比較器用于信號(hào)的比較并相應(yīng)輸出高低電平，其在SAR-ADC 中起到關(guān)鍵性作用。比較器的失調(diào)電壓決定著SAR-ADC 的量化精度。其功耗也占據(jù)SAR-ADC 總功耗的40%～50%[2-4]。

比較器分為靜態(tài)比較器和動(dòng)態(tài)比較器，靜態(tài)比較器功耗高且速度低[5]，為了解決這些問題，學(xué)者提出一種動(dòng)態(tài)比較器結(jié)構(gòu)，使用時(shí)鐘信號(hào)來控制比較器的比較過程，減小功耗；此外，通過采用交叉耦合的反相器結(jié)構(gòu)來形成負(fù)反饋，增大輸出擺幅，提高精度[6]。

進(jìn)一步，為了降低失調(diào)電壓，需要將輸入信號(hào)的差模進(jìn)行放大后再進(jìn)行比較。在文獻(xiàn)[7]中第一次提出雙尾動(dòng)態(tài)比較器，雖然可以降低失調(diào)電壓，但也引起了功耗和面積的問題。針對(duì)這一問題，文獻(xiàn)[8]在預(yù)放大器模塊增加交叉耦合結(jié)構(gòu)，減小功耗，但增加的晶體管會(huì)增大電流，從而引入功耗以及增大版圖面積；文獻(xiàn)[9]提出一種新型改進(jìn)方法，在預(yù)放大器的尾電流端級(jí)聯(lián)一對(duì)受外部信號(hào)控制的NMOS 晶體管，提高內(nèi)部節(jié)點(diǎn)的再生速度實(shí)現(xiàn)高速的目的，并且存儲(chǔ)內(nèi)部節(jié)點(diǎn)的電荷，降低功耗；文獻(xiàn)[10]在文獻(xiàn)[9]的基礎(chǔ)上進(jìn)一步改進(jìn)，同樣實(shí)現(xiàn)降低功耗，減少延遲的效果，但在版圖面積上欠缺優(yōu)勢；文獻(xiàn)[11]使用電荷共享技術(shù)，在動(dòng)態(tài)鎖存器中的負(fù)反饋反相器中加入PMOS 晶體管，實(shí)現(xiàn)電荷共享，從而減小功耗。

本文參考傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器的拓?fù)浣Y(jié)構(gòu)，設(shè)計(jì)了一種低失調(diào)低功耗動(dòng)態(tài)比較器，針對(duì)預(yù)放大模塊和動(dòng)態(tài)鎖存模塊都做出改進(jìn)，提出一種內(nèi)部自調(diào)節(jié)預(yù)放大器結(jié)構(gòu)，使內(nèi)部關(guān)鍵電壓偏置節(jié)點(diǎn)具有存儲(chǔ)電荷及再利用的效果以提升速度；在動(dòng)態(tài)鎖存模塊將尾電流PMOS 管替換為NMOS 管對(duì)，從而減小功耗，同時(shí)通過調(diào)整尾電流對(duì)管的電壓，進(jìn)一步降低比較器的失調(diào)，最終有效提升比較器的精度特性。

1 傳統(tǒng)的雙尾動(dòng)態(tài)比較器

在文獻(xiàn)[7]中第一次提出雙尾動(dòng)態(tài)比較器，如圖1 所示，與常規(guī)的動(dòng)態(tài)比較器相比，這種采用雙尾電流拓?fù)浣Y(jié)構(gòu)的動(dòng)態(tài)比較器，為電流放電提供了兩條通路，不僅可以起到減小電路延遲的作用，還支持大電流的流通，提升跨導(dǎo)特性。

圖1 傳統(tǒng)雙尾動(dòng)態(tài)比較器

雙尾動(dòng)態(tài)比較器的工作原理如下所示:

預(yù)放大階段:CLK 為低電平，Mtail1、Mtail2 均處于關(guān)斷狀態(tài)，晶體管M3、M4 處于導(dǎo)通狀態(tài)，此時(shí)為fp、fn 兩個(gè)電壓節(jié)點(diǎn)進(jìn)行預(yù)充電，直至等于電源電壓VDD。當(dāng)fp、fn 兩點(diǎn)電壓大于MR1、MR2 的閾值電壓時(shí)，MR1、MR2 導(dǎo)通，其漏極Outn、Outp 被復(fù)位到GND；

比較階段:CLK 為高電平，M3、M4 處于截止?fàn)顟B(tài)，Mtail1 導(dǎo)通，為fp、fn 兩個(gè)節(jié)點(diǎn)提供放電回路，由于M1、M2 柵極的輸入信號(hào)電壓幅值不同，導(dǎo)致fp、fn 兩點(diǎn)的放電速率不同，MR1、MR2 關(guān)斷時(shí)間將不一致，使得M7、M8 中的一個(gè)晶體管導(dǎo)通，引起Outn、Outp 的電位一個(gè)變?yōu)閂DD 另一個(gè)變?yōu)镚ND。

傳統(tǒng)的雙尾動(dòng)態(tài)比較器在預(yù)放大階段，fp、fn 兩個(gè)節(jié)點(diǎn)的電荷被直接通過Mtail1、M1、M2 構(gòu)成的回路全部放電到地，在接下來的預(yù)放大階段被重新充電到VDD，引起功耗增加。

在動(dòng)態(tài)鎖存模塊，由于INN 和INP 長時(shí)間工作在比較狀態(tài)，輸出端Outp、Outn 的電位隨著INN 和INP 的大小在VDD 和GND 之間不斷切換，每切換一次，尾電流端的電位由VDD 放電至M7、M8 的閾值電壓或者由閾值電壓充電至VDD，同樣導(dǎo)致功耗增加。本文提出的動(dòng)態(tài)比較器針對(duì)上述缺點(diǎn)做出了改進(jìn)。

2 本文提出的動(dòng)態(tài)比較器

圖2 為本文提出的一種新型低失調(diào)低功耗動(dòng)態(tài)比較器，與傳統(tǒng)預(yù)放大器相比，在尾電流端加入一對(duì)交叉耦合的NMOS 晶體管(MN3 和MN4)，用來增大預(yù)放大器的增益和實(shí)現(xiàn)電荷再利用，減小功耗。其柵極分別接在Q、P 兩個(gè)電壓節(jié)點(diǎn)上。在預(yù)放大階段，CLK 為低電平，晶體管MP1、MP2 導(dǎo)通，P、Q 兩電壓節(jié)點(diǎn)開始充電到VDD，由于晶體管MN5 處于截止?fàn)顟B(tài)，故沒有形成從電源到地的閉環(huán)回路，因此P、Q 兩點(diǎn)電壓保持在VDD。

圖2 本文提出的新型低失調(diào)低功耗動(dòng)態(tài)比較器

由小信號(hào)分析得其預(yù)放大器的增益為:

式中:Rout＝rop1∥(ron1+ron3)

在比較階段，CLK 為高電平，MP1、MP2 截止，P、Q 與電源斷開，MN5 導(dǎo)通，MN1-MN5 構(gòu)成放電到地的通路。由于P、Q 兩節(jié)點(diǎn)電位為VDD，MN3、MN4 導(dǎo)通。由圖3 所示，當(dāng)INN＞INP 時(shí)，P 點(diǎn)放電速率大于Q 點(diǎn)放電速率，VP＜VQ，當(dāng)P 點(diǎn)的電壓下降到MN4 的閾值電壓時(shí)，MN4 進(jìn)入截止?fàn)顟B(tài)，Q 點(diǎn)的放電回路斷開，此時(shí)Q 點(diǎn)電壓將保持不變，電荷將被存儲(chǔ)下來，到下一個(gè)時(shí)鐘脈沖時(shí)可以被快速地充電到VDD，MN3 仍保持在導(dǎo)通狀態(tài)，P 點(diǎn)電位將完全放電到地。

圖3 P、Q 兩點(diǎn)電壓時(shí)序圖

每個(gè)時(shí)鐘周期存儲(chǔ)的電荷量為:

C為MN3 或MN4 漏極的寄生電容。

動(dòng)態(tài)比較器在動(dòng)態(tài)鎖存模塊也做出了改進(jìn)。首先將傳統(tǒng)雙尾比較器的尾電流管Mtail2 改為一對(duì)NMOS 晶體管(MN6 和MN7)，在比較階段，CLK 為高電平，MN6、MN7 導(dǎo)通，使M、N 兩點(diǎn)電壓下降一個(gè)閾值電壓的幅度，因此M、N 兩節(jié)點(diǎn)的電位只能被充電到VDD-VTHN，之后將比較器比較的結(jié)果通過反相器調(diào)整為低電平和高電平進(jìn)行輸出。

在預(yù)放大階段，M、N 兩節(jié)點(diǎn)的電位分別通過MP3、MN8 和MP4、MN11 構(gòu)成的回路進(jìn)行放電，當(dāng)M、N 兩點(diǎn)電位小于MP3、MP4 的閾值電壓時(shí)，MP3、MP4 進(jìn)入截止?fàn)顟B(tài)，M、N 兩點(diǎn)電位不再改變。與傳統(tǒng)雙尾動(dòng)態(tài)比較器相比，在動(dòng)態(tài)鎖存模塊，每一次比較都節(jié)省一個(gè)閾值電壓的消耗。具體工作時(shí)序如圖4 所示。

圖4 M、N 兩點(diǎn)電壓時(shí)序圖

其次在M、N 兩點(diǎn)之間連接PMOS 晶體管，在預(yù)放大階段，CLK 為低電平，MP5 導(dǎo)通，使M、N 兩點(diǎn)的放電速率相等，來減小失調(diào)電壓，提高比較器的精度。

3 仿真結(jié)果

對(duì)本文提出的比較器進(jìn)行設(shè)計(jì)與仿真，并與文獻(xiàn)[7-8]中提出的比較器結(jié)構(gòu)進(jìn)行了對(duì)比。使用Cadence 設(shè)計(jì)環(huán)境，基于SMIC 0.18 μm CMOS 工藝完成電路設(shè)計(jì)。在電源電壓為1.8V、時(shí)鐘頻率為249 MHz、環(huán)境溫度為27 ℃、輸入共模電壓為0.9 V、工藝角為TT 的條件下對(duì)電路進(jìn)行仿真。

首先，對(duì)比較器實(shí)現(xiàn)信號(hào)比較的功能進(jìn)行了基于瞬態(tài)仿真的驗(yàn)證。如圖5 所示，ΔVin＝10 mV 為斜坡電壓，當(dāng)INN ＞INP 時(shí)，OUTP 一直處于低電平，OUTN 隨著時(shí)鐘信號(hào)的跳變而處于低電平或高電平兩種狀態(tài)，實(shí)現(xiàn)了比較器的比較鎖存功能。

圖5 比較器功能仿真圖

之后，對(duì)比較器功耗特性進(jìn)行驗(yàn)證。如圖6 所示，當(dāng)ΔVin從0 mV 逐漸增大到100 mV 時(shí)，平均功耗會(huì)逐漸降低，可以明顯看出本文提出的比較器平均功耗比文獻(xiàn)[7-8]中的低。以ΔVin以50 mV 為例，此時(shí)本文的比較器平均功耗為17.53 μW，文獻(xiàn)[7]的比較器功耗為19.55 μW，文獻(xiàn)[8]的比較器功耗為20.12 μW，相比于文獻(xiàn)[7]平均動(dòng)態(tài)功耗降低10.3%，相比于文獻(xiàn)[8]平均動(dòng)態(tài)功耗降低12.9%。

圖6 比較器輸入電壓與功耗的關(guān)系

比較器平均動(dòng)態(tài)功耗隨電源電壓的變化關(guān)系如圖7 所示，當(dāng)VDD 從1 V 逐漸增大到1.5 V 時(shí)，文獻(xiàn)[7]與本文的比較器平均功耗持平。但隨著VDD的繼續(xù)增大，文獻(xiàn)[7]的功耗增大速率明顯大于本文提出的比較器的功耗增大速率。文獻(xiàn)[8]的功耗始終比本文的比較器功耗高。

圖7 比較器電源電壓與功耗的關(guān)系

此外，在不同溫度(-40 ℃～120 ℃)和不同工藝角(FF、TT、SS)下對(duì)本文提出的動(dòng)態(tài)比較器進(jìn)行仿真，得到的結(jié)果如圖8 所示。溫度為27 ℃時(shí)，F(xiàn)F工藝角的比較器延遲為303.12 ps；TT 工藝角的比較器延遲為418 ps；SS 工藝角的比較器延遲為646.85 ps。溫度在120 ℃且工藝角為SS 時(shí)出現(xiàn)最壞的性能狀態(tài)，此時(shí)比較器的延遲為667.44 ps，工作速度最為緩慢。

圖8 不同工藝角比較器仿真圖

圖9 所展示的是對(duì)電路進(jìn)行500 次蒙特卡洛模擬仿真的結(jié)果及其擬合曲線，仿真結(jié)果顯示比較器的失調(diào)電壓為140.675 μV。

圖9 比較器失調(diào)電壓的蒙特卡洛仿真直方圖

最后，將本文提出的比較器與其他文獻(xiàn)提出的動(dòng)態(tài)比較器的性能參數(shù)進(jìn)行了比較。從表1 中可以明顯看出，所提出的比較器在功耗、失調(diào)電壓等性能指標(biāo)上均具備顯著的優(yōu)勢，反映了本文所提出的比較器可有效應(yīng)用于MHz 采樣頻率、低功耗和高精度的SAR-ADC 應(yīng)用系統(tǒng)中。

表1 比較器性能指標(biāo)對(duì)比

4 結(jié)論

提出一種可內(nèi)置于SAR-ADC 的低失調(diào)低功耗動(dòng)態(tài)比較器。對(duì)預(yù)放大器和動(dòng)態(tài)鎖存器的結(jié)構(gòu)進(jìn)行改進(jìn)，提升預(yù)放大器增益改善精度，結(jié)合電荷重利用技術(shù)以降低功耗；輸出鎖存器構(gòu)建雙尾電流源和雙支路間跨接晶體管結(jié)構(gòu)以減少功耗和抑制失調(diào)。采用SMIC 0.18 μm/1.8 V CMOS 工藝完成電路設(shè)計(jì)，之后進(jìn)行仿真分析。在時(shí)鐘頻率為249 MHz，輸入信號(hào)ΔVIN＝10 mV 的條件下，最大失調(diào)電壓僅為0.14 mV，功耗和延遲分別低至19.17 μW 和418 ps。所提出的動(dòng)態(tài)比較器可有效適用于低功耗、低失調(diào)、高精度的模數(shù)轉(zhuǎn)換電路中。