鮑成浩，陳永游，尚斌斌，王金陽，陳 濤

（中國航天科工集團8511研究所，江蘇 南京 210007）

0 引言

數(shù)字信道化接收機具備大瞬時帶寬、高靈敏度、高截獲概率、大動態(tài)范圍、可同時處理多信號等優(yōu)點，是當前電子偵察領(lǐng)域廣泛使用的接收機體制［1-3］。數(shù)字濾波器組的設(shè)計是數(shù)字信道化接收機的核心環(huán)節(jié)，國內(nèi)外針對數(shù)字信道化接收機的濾波器組設(shè)計開展了廣泛研究［2-4］。圖1是一種典型的濾波器組多速率多相分解實現(xiàn)結(jié)構(gòu)［2，5］，該濾波器組的通道數(shù)為K，抽取倍數(shù)為D，輸入數(shù)據(jù)x(n)采樣率記為fs，輸出數(shù)據(jù)yk(m)的數(shù)據(jù)率為fs/D。

圖1 濾波器組的多相分解實現(xiàn)結(jié)構(gòu)

在數(shù)字信道化接收機的應(yīng)用中，濾波器組多在可編程邏輯器件（FPGA）中實現(xiàn)，F(xiàn)PGA器件可在200~300 MHz的處理速度上完成濾波器組的運算［6］。對于圖1所示的結(jié)構(gòu)，若輸出數(shù)據(jù)yk(m)與FPGA器件的處理速度相當，那么該結(jié)構(gòu)的實現(xiàn)是高效的。電子偵察中的數(shù)字信道化接收機，濾波器組輸出速率一般控制在數(shù)十兆赫茲，若直接按照圖1所示的結(jié)構(gòu)實現(xiàn)濾波器組，那么FPGA也必須運行在數(shù)十兆赫茲的速度上，這對于FPGA器件的處理資源是極大的浪費，不利于進一步提升濾波器組的規(guī)模，進而限制了瞬時帶寬這一關(guān)鍵指標的提升。

針對上述問題，本文對濾波器組的實現(xiàn)結(jié)構(gòu)提出改進，使其能夠在FPGA器件中高效實現(xiàn)。

1 改進的數(shù)字信道化濾波器組設(shè)計

1.1 改進的濾波器組多相分解

假設(shè)濾波器組的通道數(shù)為K，原型濾波器為線性相位的FIR濾波器，記為h0(n)，n=0，…，N-1。第k個濾波通道的濾波器系數(shù)的反序表示如下：

對第k個濾波通道的濾波過程進行多相分解［2］：

設(shè)濾波器組抽取倍數(shù)為D，F(xiàn)PGA處理速度為fr，記L=fr/(fs/D)、Q=K/L，對vk進 一 步 進 行 多 相分解：

記k=q'L+l'，其中k=0，…，K-1；q'=0，…，Q-1；l'==0，…，L-1，則：

綜上，第k個濾波通道的的輸出為：

1.2 改進的濾波器組結(jié)構(gòu)

記濾波器組輸出yk的數(shù)據(jù)率為fo=fs/D。Q=fs/fr，L=fr/fo，一般地可將Q和L控制為2的冪次方。原型濾波器h0(n)分解為K相子帶濾波器，記為e0，e1，…，eK-1， 其 中em對 應(yīng) (h0(m)，h0(K+m)，…，h0((P-1)K+m))。

圖2 bl'(q)的實現(xiàn)結(jié)構(gòu)

yk可進一步表示為：

式（7）仍然為DFT的表達形式，b(q)的數(shù)據(jù)率與FPGA運行速度相同，因此要高效地實現(xiàn)y0，…，yK-1的運算，需采用并行FFT的方式，對應(yīng)的實現(xiàn)結(jié)構(gòu)如圖3所示。

圖3 b(q)至yk的實現(xiàn)結(jié)構(gòu)

根據(jù)式（6），結(jié)合圖2—3，完整的濾波器組實現(xiàn)結(jié)構(gòu)如圖4所示。結(jié)構(gòu)中的數(shù)據(jù)率為fs/Q，與FPGA的運行速度fr相匹配。相比于圖1，多相子帶濾波器個數(shù)由K個降低至Q個，K點并行IFFT拆分為Q個L點串行FFT、1個Q點并行FFT。

圖4 改進的濾波器組結(jié)構(gòu)

2 計算復(fù)雜度對比

相比于圖1的傳統(tǒng)結(jié)構(gòu)，計算復(fù)雜度的對比如表1所示。

表1 計算復(fù)雜度對比

為便于直觀理解計算復(fù)雜度的變化，假設(shè)輸入信號的采樣率fs=1 GHz，濾波器組通道數(shù)K=64，原型濾波器h0(n)的階數(shù)N=512，F(xiàn)PGA運行速度fr=250 MHz，抽取倍數(shù)D=64，則fo=fs/D=15.625 MHz，Q=fs/fr=4，L=fr/fo=16。

在上述條件下，圖1所示傳統(tǒng)結(jié)構(gòu)的計算復(fù)雜度為復(fù)乘法O(320)、復(fù)加法O(640)。本文提出的改進結(jié)構(gòu)的復(fù)雜度為復(fù)乘法為O(28)、復(fù)加法O(40)。在上述工作條件下，改進的結(jié)構(gòu)可將計算復(fù)雜度降低一個數(shù)量級。

3 仿真驗證

為驗證本文提出實現(xiàn)結(jié)構(gòu)的正確性，對圖4所示的結(jié)構(gòu)進行仿真驗證。設(shè)輸入信號的采樣率fs=1 GHz，濾波器組通道數(shù)K=64（對應(yīng)濾波通道中心頻率間隔為15.625 MHz），原型濾波器h0(n)的階數(shù)N=512，F(xiàn)PGA運行速度fr=250 MHz，抽取倍數(shù)D=64。輸入實信號，頻率逐脈沖步進，具體為［15.625∶15.625∶484.375］MHz，脈 寬 2 μs，重 復(fù) 周 期 4 μs，信 噪 比10 dB。實信號輸入情況下，由于33—64通道與1—32通道對稱，下面僅針對1—32通道進行分析。

上述輸入條件下，濾波器組輸出的第1—32通道的時頻圖如圖5所示，首脈沖頻率為15.625 MHz，位于輸出通道2，尾脈沖頻率為484.375 MHz，位于輸出通道32，中間各脈沖頻率步進為1個濾波通道（15.625 MHz），與輸入信號的頻率步進值一致。

圖5 第1—32通道的時頻示意圖

部分脈沖信號時域波形及脈沖包絡(luò)分布如圖6—8所示。圖6顯示了通道1—4的輸出信號包絡(luò)，圖7顯示了通道14—17的輸出信號包絡(luò)，圖8顯示了通道29—32的輸出信號包絡(luò)。各通道輸出包絡(luò)的起始時刻及持續(xù)時間與對應(yīng)時域信號一致，各通道對應(yīng)的頻率范圍與輸入信號的頻率設(shè)置一致。

圖6 第1—4通道的脈沖包絡(luò)分布

圖7 第14—17通道的脈沖包絡(luò)分布

上述仿真表明，本文提出的結(jié)構(gòu)能夠正確完成對應(yīng)頻率的信道化濾波。

4 結(jié)束語

本文提出了一種適用于FGPA中高效實現(xiàn)的信道化濾波器組結(jié)構(gòu)，給出了該結(jié)構(gòu)的多相分解以及組成框圖，對該結(jié)構(gòu)的計算復(fù)雜度進行了估計和對比，對結(jié)構(gòu)的運算正確性進行仿真驗證。在典型應(yīng)用場景下的計算復(fù)雜度分析表明，當FPGA運行速度為濾波器組輸出數(shù)據(jù)率的16倍時，復(fù)數(shù)乘法計算量降低了約91%，復(fù)數(shù)加法計算量降低了約93%，有效地節(jié)省了FPGA的處理資源。計算復(fù)雜度的降低為集成更大規(guī)模的數(shù)字信道化濾波器組提供了可能性，有利于促進瞬時帶寬指標的提升。