馬世娟，肖永平，倪曉東

（中科芯集成電路有限公司，江蘇 無錫 214072）

0 引言

20 世紀70 年代，研究者發(fā)現(xiàn)通過在不同介質(zhì)表面上引入周期性的結(jié)構(gòu)可對電磁波幅度進行控制。該類設(shè)計可對不同頻率下的電磁波產(chǎn)生濾波器效應(yīng)。21 世紀，研究者對電磁波的控制拓展到相位層面，利用周期性界面對電磁波的幅度和相位進行控制。電磁場的應(yīng)用帶動科技突飛猛進的發(fā)展[1]。但在實際應(yīng)用中，有用電磁波被利用的同時，無用電磁波給系統(tǒng)或者模塊造成干擾，導(dǎo)致系統(tǒng)或者模塊不能正常工作。

隨著通信技術(shù)的不斷發(fā)展，飛機、船舶、衛(wèi)星、地面應(yīng)用等載體的需求量越大、功能越來越復(fù)雜，其間的電磁干擾也變得尤為突出[2-4]。根據(jù)電磁兼容（EMC）的定義，不難理解，某一設(shè)備不會干擾處在同一電磁環(huán)境中的其他設(shè)備，同時自身也不會受到其他電磁干擾(Electromagnetic Interference,EMI)的影響?，F(xiàn)在大多數(shù)產(chǎn)品均對EMC 提出了要求。同時，相關(guān)領(lǐng)域也制定了詳細的標準、規(guī)范以及輻射參考標準。

在實際應(yīng)用中，對電磁兼容的研究應(yīng)用大多處于問題解決法的階段[5-9]。文獻[10]利用CST 仿真機殼縫隙大小與電纜間耦合大小等參數(shù)，實現(xiàn)電磁輻射干擾的有效抑制，但并未對板級電磁兼容進行研究與仿真;文獻[11]結(jié)合測試事例，討論按元器件布局與布線原則來達到抗干擾設(shè)計的目的，并未對其中間過程進行研究。在產(chǎn)品預(yù)言前期，缺乏通過仿真手段對電磁干擾進行仿真、分析的手段，以達到提前識別電磁干擾是否存在干擾風(fēng)險的目的。結(jié)合電磁干擾仿真結(jié)果，對產(chǎn)品提供理論優(yōu)化指導(dǎo)，既能最大化減小電磁干擾對產(chǎn)品的影響，也能縮短產(chǎn)品設(shè)計周期以及提高產(chǎn)品調(diào)試效率。

本文提出了一種SoC 芯片時鐘方案，提供了兩種版圖設(shè)計方案。通過信號間隔離度仿真，提前識別到版圖設(shè)計方案一中CLK50M 與clk3 差分對間的隔離度低，存在CLK50M 間接干擾SoC 芯片內(nèi)部模擬信號的風(fēng)險，進而惡化SoC 芯片輸出模擬信號質(zhì)量。根據(jù)信號間隔離度仿真結(jié)果指導(dǎo)版圖設(shè)計，本文給出了版圖設(shè)計方案二。對比兩種版圖設(shè)計方案的實測結(jié)果，方案一的輸出模擬信號測試結(jié)果中存在干擾，而方案二的輸出模擬信號測試結(jié)果中無干擾。測試結(jié)果驗證了仿真結(jié)果的準確性。與傳統(tǒng)的建模仿真方法相比，本文提出的板級隔離度仿真方法具有高效、準確的優(yōu)點。同時該方法也具有較強的實用型，可應(yīng)用于板級任意兩信號的隔離度評估，對規(guī)避板級EMI 風(fēng)險以及模塊EMC 具有參考意義。

1 硬件方案設(shè)計

模塊主要實現(xiàn)功能為信號處理，即將數(shù)字信號處理成中頻模擬信號，中頻模擬信號經(jīng)過濾波等輸出到連接器。其中，時鐘發(fā)生器產(chǎn)生4 對差分時鐘提供給SoC 芯片（JS71XX 型高速多通道信號處理電路），晶振輸出的50 MHz 時鐘信號為時鐘發(fā)生器提供參考時鐘。為了避免晶振信號通過耦合路徑將時鐘諧波干擾信號帶入到芯片內(nèi)部，本方案要求晶振輸出時鐘信號與時鐘發(fā)生器產(chǎn)生4 對差分時鐘間的隔離度為60 dB。

如圖1 所示，方案中采用中科芯的JS71XX 型高速多通道信號處理電路，其封裝采用SiP 封裝，簡稱SoC 芯片。該SoC 芯片主要功能有完成模擬信號數(shù)字化、信號正交變換、通道校準、功率控制、中頻模擬信號輸出等。

圖1 硬件方案

在方案實施版圖設(shè)計時，重點評估晶振信號及時鐘發(fā)生器輸出信號對模擬信號的干擾影響，評估時鐘信號與模擬信號間的隔離度。

2 方案設(shè)計與仿真

2.1 方案設(shè)計

為了時鐘信號與模擬信號間的隔離度，根據(jù)設(shè)計經(jīng)驗，本方案提供了兩種不同版圖設(shè)計方案SoC 芯片、晶振、時鐘發(fā)生器三部分的布局、布線，其他部分的布局、布線方案均相同，用于分析對比布局、布線對隔離度的影響。

第一種版圖設(shè)計方案中，晶振位于SoC 芯片左下方，時鐘發(fā)生器位于晶振的右下方且位于SoC 芯片的下方，其詳細布局如圖2 所示。印制板層疊為8 層，晶振位于上表層，SoC 芯片、時鐘發(fā)生器兩個器件位于下表層。晶振輸出時鐘信號命名為CLK50M，其相關(guān)器件與走線均位于上表層。時鐘發(fā)生器輸出4 對時鐘差分對信號，分別命名為clk1、clk2、clk3、clk4。clk1、clk2 兩對時鐘差分對走線位于印制板第6 層，clk3、clk4 兩對時鐘差分對走線位于印制板第3 層。SoC 芯片輸出的模擬信號走線位于印制板第3 層。

圖2 版圖設(shè)計方案一

第二種版圖設(shè)計方案中，晶振位于SoC 芯片斜下方。時鐘發(fā)生器位置不變，仍位于晶振的右下方且位于SoC 芯片的下方，其詳細布局如圖3 所示。晶振仍位于上表層，SoC 芯片仍位于下表層。與第一種版圖設(shè)計方案不同的是，為方便clk1、clk2 兩對時鐘差分對走線，將時鐘發(fā)生器放置于上表層，且印制板層疊調(diào)整為10 層。晶振輸出時鐘信號CLK50M 相關(guān)器件與走線均位于上表層。為方便走線，將時鐘發(fā)生器輸出4 對時鐘差分對進行換pin。本文仍按照到達SoC 芯片pin 腳位置進行命名，分別為clk1、clk2、clk3、clk4。clk1、clk2 兩對時鐘差分對走線位于印制板第8 層，clk3、clk4 兩對時鐘差分對走線位于印制板第3 層。Soc 芯片輸出的模擬信號走線位于印制板第3 層。

圖3 版圖設(shè)計方案二

2.2 仿真

版圖設(shè) 計方案一中，CLK50M 與clk1、CLK50M 與clk2、CLK50M 與clk3、CLK50M 與clk4 的隔離度分別如圖4 (a)、圖4 (b)、圖4 (c)、圖4 (d)所示。SoC 芯片輸出模擬信號的頻率為347.5 MHz，故文中關(guān)注50 MHz 晶振產(chǎn)生的N次諧波是否通過時鐘發(fā)生器輸出的時鐘差分對信號帶入到SoC 芯片內(nèi)部，從而影響SoC 芯片模擬信號的信號質(zhì)量。在頻率為600 MHz 處，CLK50M 與clk1差分對間的隔離度為-87 dB，CLK50M 與clk2 差分對間的隔離度為-98 dB，CLK50M 與clk3 差分對間的隔離度為-48 dB，CLK50M 與clk4 差分對間的隔離度為-61 dB。

圖4 版圖設(shè)計方案一仿真結(jié)果

由仿真結(jié)果可以看出，CLK50M 與clk1、clk2 差分對間的隔離度比CLK50M 與clk3、clk4 差分對間的隔離度大，其原因為CLK50M 走線在上表層，clk1、clk2 走線在第6 層，而clk3、clk4 走線在第3 層，且clk3、clk4 信號器件與CLK50M 信號器件均在上表層且距離較近。

版圖設(shè) 計方案二中，CLK50M 與clk1、CLK50M 與clk2、CLK50M 與clk3、CLK50M 與clk4 的隔離度分別如圖5 (a)、圖5 (b)、圖5 (c)、圖5 (d)所示。在頻率為600 MHz處，CLK50M 與clk1 差分對間的隔離度為-60 dB，CLK50M 與clk2 差分對間的隔離度為-65 dB，CLK50M與clk3 差分對 間的隔 離度為-94 dB，CLK50M 與clk4 差分對間的隔離度為-86 dB。由仿真結(jié)果可以看出，CLK50M 與clk1、clk2 差分對 間的隔 離度比CLK50M 與clk3、clk4 差分對間的隔離度大。

圖5 版圖設(shè)計方案二仿真結(jié)果

對比以上兩種版圖設(shè)計方案的信號隔離度仿真結(jié)果可以看出，因版圖設(shè)計二中將時鐘發(fā)生器輸出clk1、clk2 的pin 腳換到 了版圖 設(shè)計一 中clk3、clk4 的pin 腳 的位 置，所 以CLK50M 與clk1、CLK50M 與clk2 的隔離 度因表層器件位置拉近，其間的隔離度變小。同樣，CLK50M 與clk3、CLK50M 與clk4 的隔離 度因表 層器件位置拉遠，其間的隔離度變大。與時鐘發(fā)生器相同輸出pin 腳處對比，版圖設(shè)計方案一中CLK50M 與clk3 差分對間的隔離度比版圖設(shè)計方案二中CLK50M 與clk1 差分對間的隔離度小12 dB。版圖設(shè)計方案一中CLK50M與clk4 差分對間的隔離度比版圖設(shè)計方案二中CLK50M 與clk2 差分對間的隔離度小4 dB。

3 實測結(jié)果

將貼片后的射頻模塊進行測試。版圖設(shè)計方案一的測試結(jié)果如圖6 所示，由測試結(jié)果可以看出，在347.5 MHz±25 MHz 范圍內(nèi)存在雜散干擾，導(dǎo)致模擬信號質(zhì)量變差，射頻模塊不能正常工作。

圖6 版圖設(shè)計方案一測試結(jié)果

版圖設(shè)計方案二的測試結(jié)果如圖7 所示。由測試結(jié)果可以看出，當模擬信號輸出增益為-24.4 dBm 時，在347.5 MHz±25 MHz 范圍內(nèi)無雜散干擾。當模擬信號輸出增益為-59.8 dBm 時，在347.5 MHz±25 MHz 范圍內(nèi)無雜散干擾。

圖7 版圖設(shè)計方案二測試結(jié)果

結(jié)合兩種方案的版圖設(shè)計、隔離度仿真結(jié)果以及輸出信號測試結(jié)果分析，版圖設(shè)計方案一的輸出模擬信號測試結(jié)果中存在干擾，其原因為時鐘發(fā)生器的時鐘輸入信號與時鐘輸出信號的布局、走線在空間上存在交叉以及布局不優(yōu)，導(dǎo)致時鐘發(fā)生器的時鐘輸入信號與時鐘輸出信號間的隔離度較低，時鐘輸出信號上存在時鐘輸入信號的諧波，該諧波干擾通過時鐘輸入信號帶入到SoC芯片內(nèi)部，從而惡化SoC 芯片的輸出模擬信號質(zhì)量。版圖設(shè)計方案二中CLK50M 與clk1 差分對間的隔離度比版圖設(shè)計方案一中CLK50M 與clk3 差分對間的隔離度大12 dB，版圖設(shè)計方案二中作為強干擾源的CLK50M、clk1～clk4 被保護得比版圖設(shè)計方案一中的信號好，且時鐘發(fā)生器的時鐘輸入信號與時鐘輸出信號在空間上無交叉以及相關(guān)布局優(yōu)，減小了SoC 芯片中模擬信號被干擾的風(fēng)險，故版圖設(shè)計方案二的輸出信號質(zhì)量優(yōu)于版圖設(shè)計方案一中的輸出信號質(zhì)量，且不存在干擾。

4 結(jié)論

本文提出了一種SoC 芯片時鐘方案，并設(shè)計了兩種版圖設(shè)計方案。針對電磁干擾的原因進行分析，通過判斷信號間隔離度仿真結(jié)果，可提前識別版圖方案中是否存在信號間干擾風(fēng)險，進而惡化SoC 芯片輸出模擬信號質(zhì)量。文中根據(jù)信號間隔離度仿真結(jié)果指導(dǎo)版圖設(shè)計，并給出優(yōu)化版圖方法，即拉遠干擾源與受干擾體之間的距離，改善了信號間隔離度性能。測試結(jié)果表明，版圖設(shè)計兩種方案的仿真結(jié)果與實測結(jié)果吻合，驗證了仿真結(jié)果的準確性、可參考性。本文研究結(jié)果對規(guī)避板級EMI 風(fēng)險以及模塊EMC 具有參考意義。