楊華錦,陳 偉,郭曉強(qiáng),湯曉斌?,陳飛達(dá),張鳳祁,王 坦

(1. 南京航空航天大學(xué) 材料科學(xué)與技術(shù)學(xué)院,南京211106;2. 強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)全國(guó)重點(diǎn)實(shí)驗(yàn)室,西安710024)

當(dāng)空間環(huán)境中的高能輻射粒子(質(zhì)子、α粒子、重離子等)入射集成電路后,可能誘發(fā)單粒子效應(yīng)(single event effect,SEE)導(dǎo)致電路功能發(fā)生錯(cuò)誤[1],影響集成電路系統(tǒng)的工作穩(wěn)定性。

早期SEE關(guān)注最多的是單粒子翻轉(zhuǎn)(single event upset,SEU)效應(yīng),近年來(lái)隨著芯片工藝制程和集成電路工作頻率的大幅提升,單粒子瞬態(tài)(single event transient,SET)效應(yīng)導(dǎo)致的軟錯(cuò)誤在引發(fā)錯(cuò)誤總數(shù)的占比逐漸上升[2-3]。有研究表明,當(dāng)芯片的特征工藝處于28 nm時(shí),SET導(dǎo)致的軟錯(cuò)誤將有可能占據(jù)主導(dǎo)地位[4]。因此有效捕獲SET效應(yīng)并明確其特征參數(shù)對(duì)分析SET傳播規(guī)律等有著重要意義。

最初檢測(cè)SET效應(yīng)是通過(guò)在片外搭建測(cè)試系統(tǒng),利用高精度示波器直接測(cè)量SET脈沖[5-6]。用這種方法可以得到SET脈沖波形等基本參數(shù),但是SET脈沖在路徑傳輸中易發(fā)生失真[7];為此提出在片內(nèi)設(shè)計(jì)檢測(cè)系統(tǒng)對(duì)SET效應(yīng)進(jìn)行分析研究,而SET脈沖寬度作為SET的重要參數(shù)[8-9],與SET在電路中向下傳播被時(shí)序電路捕獲造成電路故障密切相關(guān)[10-12]。故可利用時(shí)間-數(shù)字轉(zhuǎn)換電路(time to digital converter,TDC)進(jìn)行SET脈沖寬度的分析,包含可變延時(shí)脈沖寬度檢測(cè)電路[13-17]和抽頭延時(shí)脈沖寬度檢測(cè)電路[18-19]。TDC電路可利用FPGA的可重復(fù)編程特性,在FPGA內(nèi)部進(jìn)行生成、調(diào)試及功能驗(yàn)證。

伴隨著FPGA在空間中的廣泛應(yīng)用,獲取FPGA中的SET脈沖寬度及其分布變得越來(lái)越重要。28 nm Polarfire FPGA是Microsemi第五代非易失性FPGA[20]。相比 SRAM型FPGA,Polarfire FPGA對(duì)SEU具有一定的免疫能力[21]。不同F(xiàn)PGA內(nèi)部的布局設(shè)計(jì)存在很大的差異,同時(shí)FPGA內(nèi)部的布線資源調(diào)用也有所不同。若忽略TDC電路布局設(shè)計(jì)而額外引入的布線資源延時(shí),會(huì)對(duì)TDC電路的檢測(cè)精度、檢測(cè)閾值和分辨率等指標(biāo)產(chǎn)生很大的影響。

本文依據(jù)Polarfire FPGA內(nèi)部資源布局特點(diǎn)對(duì)上述兩種SET脈沖寬度檢測(cè)電路進(jìn)行結(jié)構(gòu)設(shè)計(jì)。以故障注入的方式,從時(shí)間分辨率、檢測(cè)精度、寬度測(cè)量閾值、死時(shí)間[22]以及資源占用這5個(gè)TDC電路功能指標(biāo)出發(fā),研究?jī)煞NSET脈沖寬度檢測(cè)電路的差異,并分析影響SET脈沖寬度檢測(cè)電路的因素,最終明確兩種SET脈沖寬度檢測(cè)電路在Polarfire FPGA中的適用條件。

1 電路設(shè)計(jì)

1.1 可變延時(shí)脈沖寬度檢測(cè)電路設(shè)計(jì)

可變延時(shí)脈沖寬度檢測(cè)電路如圖1所示,包括3個(gè)基本組件：(1)延時(shí)模塊tdelay,用來(lái)控制保護(hù)門(mén)兩個(gè)輸入端口之間的延時(shí)差;(2)保護(hù)門(mén)(guard gate,GG)[14],有兩個(gè)輸入、一個(gè)輸出,當(dāng)兩個(gè)輸入值同時(shí)為1(0)時(shí),輸出為1(0),兩個(gè)輸入不同時(shí),輸出保持上一時(shí)刻的狀態(tài)不變;(3)異步鎖存器,捕獲并輸出保護(hù)門(mén)狀態(tài),利用異步復(fù)位信號(hào)對(duì)鎖存器進(jìn)行清零。

圖1 可變延時(shí)脈沖寬度檢測(cè)電路

當(dāng)某一個(gè)SET脈沖輸入電路時(shí),SET信號(hào)遍歷所有的檢測(cè)模塊。在可變延時(shí)脈沖寬度檢測(cè)電路輸出時(shí)：若SET脈沖寬度小于(N+1)·tdelay(N為觸發(fā)器狀態(tài)改變個(gè)數(shù),tdelay為單元延時(shí)),脈沖信號(hào)不能通過(guò)保護(hù)門(mén),鎖存器輸出為低電平;當(dāng)SET脈沖寬度大于N·tdelay,鎖存器輸出狀態(tài)發(fā)生改變,判定該SET脈沖寬度Wpulse大于N·tdelay,則有

tdelay·N≤Wpulse≤tdelay·(N+1)

(1)

可變延時(shí)脈沖寬度檢測(cè)電路的檢測(cè)精度即為tdelay。在實(shí)際的電路布局設(shè)計(jì)中,因SET脈沖輸入的兩條路徑上都同時(shí)包含有布線延時(shí),FPGA內(nèi)部布局特點(diǎn)對(duì)可變延時(shí)脈沖寬度檢測(cè)電路的影響不大。

為實(shí)現(xiàn)可變延時(shí)脈沖寬度檢測(cè)電路的連續(xù)檢測(cè),采用CLR時(shí)鐘信號(hào)進(jìn)行控制,同時(shí)為避免檢測(cè)電路出現(xiàn)大的誤差,對(duì)可變延時(shí)脈沖寬度檢測(cè)電路的復(fù)位時(shí)鐘信號(hào)和采樣時(shí)鐘信號(hào)的頻率以及占空比進(jìn)行設(shè)計(jì)：(1)采樣時(shí)鐘fs,保證采樣時(shí)對(duì)鎖存器捕獲輸出的輸出信號(hào)完成至少一次采樣;(2)復(fù)位時(shí)鐘fCLR,包含工作時(shí)間T0和復(fù)位時(shí)間T1。

因可變延時(shí)脈沖寬度檢測(cè)電路的工作狀態(tài)受復(fù)位時(shí)鐘調(diào)節(jié),設(shè)復(fù)位時(shí)鐘為自變量,采樣時(shí)鐘和復(fù)位時(shí)鐘在設(shè)計(jì)時(shí)存在關(guān)聯(lián)。

SET最大脈沖寬度Wmax與電路對(duì)SET的容忍閾值相關(guān),在設(shè)計(jì)可變延時(shí)脈沖寬度檢測(cè)電路復(fù)位時(shí)鐘信號(hào)時(shí)需保證電路能檢測(cè)到Wmax。同時(shí)基于對(duì)SET脈沖寬度的連續(xù)檢測(cè),設(shè)電路在1 s內(nèi)完成M次檢測(cè)任務(wù),此時(shí)復(fù)位時(shí)鐘周期應(yīng)滿(mǎn)足：

(2)

M與實(shí)際的采樣時(shí)鐘fs相關(guān)。

電路僅需要一個(gè)很短的時(shí)間即可完成復(fù)位,故在復(fù)位時(shí)鐘之內(nèi)還需要調(diào)節(jié)時(shí)鐘占空比λ。根據(jù)Polarfire FPGA數(shù)據(jù)手冊(cè)可知,時(shí)鐘的建立保持時(shí)間最大為500 ps,故T1應(yīng)大于500 ps。

圖2為可變延時(shí)脈沖寬度檢測(cè)電路復(fù)位時(shí)鐘設(shè)計(jì)時(shí)序圖。由圖2可見(jiàn),pulse1,pulse2正處于復(fù)位電路高低電平轉(zhuǎn)折位置,pulse4處于復(fù)位時(shí)間內(nèi)。此時(shí)的SET脈沖因?yàn)榍辶阈盘?hào)的出現(xiàn),而不被檢測(cè)電路所捕獲分析。為避免SET因電路設(shè)計(jì)出現(xiàn)統(tǒng)計(jì)偏差,此時(shí)對(duì)該時(shí)間段內(nèi)可能出現(xiàn)的SET脈沖數(shù)η進(jìn)行統(tǒng)計(jì),表示為

(3)

而理想采樣時(shí)鐘fs為匹配復(fù)位時(shí)鐘,其占空比與復(fù)位時(shí)鐘相同。但是其相位要相對(duì)于復(fù)位時(shí)鐘滯后。

圖2 可變延時(shí)脈沖寬度檢測(cè)電路復(fù)位時(shí)鐘設(shè)計(jì)時(shí)序圖

1.2 抽頭延時(shí)脈沖寬度檢測(cè)電路設(shè)計(jì)

抽頭延時(shí)脈沖寬度檢測(cè)電路[23]內(nèi)部結(jié)構(gòu)為由級(jí)聯(lián)的延時(shí)單元和觸發(fā)器。電路將每一個(gè)延時(shí)單元的狀態(tài)通過(guò)抽頭的方式引出,利用延時(shí)單元來(lái)量化SET脈沖寬度,其結(jié)構(gòu)與時(shí)序如圖3所示。

圖3 抽頭延時(shí)脈沖寬度檢測(cè)電路的結(jié)構(gòu)與時(shí)序

電路原理以檢測(cè)正脈沖為例,所有觸發(fā)器初始輸出狀態(tài)為低電平,SET信號(hào)由datain進(jìn)入抽頭電路,在延時(shí)單元鏈內(nèi)進(jìn)行傳輸,當(dāng)采樣時(shí)鐘Sample_clock的上升沿到來(lái)時(shí)刻t,每個(gè)D觸發(fā)器都會(huì)捕獲與之相連的延時(shí)單元狀態(tài),通過(guò)計(jì)算SET在t時(shí)刻經(jīng)過(guò)的延時(shí)單元個(gè)數(shù),即可確定此時(shí)SET在電路中的位置及其脈沖寬度。

單個(gè)SET脈沖寬度Wpulse可表示為

Wpulse=N·tdelay(±0.5tdelay)

(4)

在抽頭延時(shí)脈沖寬度檢測(cè)電路中,實(shí)際的分辨率為t1+t2+tdelay(t1)為相鄰延時(shí)單元延時(shí);t2為延時(shí)單元與觸發(fā)器之間的布線延時(shí)。

因在電路中抽頭延時(shí)脈沖寬度檢測(cè)電路中每一級(jí)延時(shí)單元與延時(shí)單元、延時(shí)單元與觸發(fā)器相互之間的布線延時(shí)保持一致,近似認(rèn)為一個(gè)延時(shí)單元的延時(shí)就是三個(gè)延時(shí)的總和tdelay。抽頭延時(shí)脈沖寬度檢測(cè)電路的檢測(cè)精度由電路所選用的單級(jí)延時(shí)單元延時(shí)所決定,為±50%tdelay。延時(shí)單元的單級(jí)延時(shí)的大小和采樣時(shí)鐘的頻率共同決定了抽頭延時(shí)脈沖寬度檢測(cè)電路的級(jí)數(shù)。

在進(jìn)行連續(xù)SET脈沖寬度檢測(cè)時(shí),為避免SET脈沖發(fā)生遺漏或誤測(cè),在確定電路級(jí)數(shù)n時(shí)要滿(mǎn)足式(3),保證SET脈沖在電路中的總延時(shí)大于系統(tǒng)采樣頻率,n可表示為

(5)

組成TDC電路時(shí),需保證相鄰延時(shí)單元的邏輯狀態(tài)能進(jìn)行有效傳輸。但在Polarfire FPGA中,可編程邏輯資源并不總是滿(mǎn)足抽頭延時(shí)脈沖寬度檢測(cè)電路中相鄰延時(shí)單元的布線延時(shí)一致的條件,圖4為Polarfire FPGA中LC布局特點(diǎn)。Polarfire FPGA內(nèi)部布局設(shè)計(jì)中,由12個(gè)可編程邏輯資源組成的logic_cluster(LC),其布線延時(shí)可保持一致,在相鄰的兩個(gè)LC之間存在兩個(gè)額外的短布線延時(shí)。

圖4 Polarfire FPGA中LC布局特點(diǎn)

TDC電路在Polarfire FPGA中進(jìn)行布局設(shè)計(jì)時(shí),會(huì)因?yàn)閟hort_route_delay的存在導(dǎo)致Δdelay出現(xiàn)不均勻的情況。以圖3中抽頭延時(shí)脈沖寬度檢測(cè)電路為例,其單級(jí)延時(shí)基本組成t1,t2,tdelay一般保持一致,但是在橫向相鄰LC交界處進(jìn)行布局布線時(shí),抽頭延時(shí)脈沖寬度檢測(cè)電路中的t1會(huì)因布線延時(shí)的加入出現(xiàn)變大的情況,影響TDC電路整體的分辨率與檢測(cè)精度。因而需要對(duì)實(shí)際的測(cè)試電路進(jìn)行結(jié)構(gòu)上的調(diào)整,以滿(mǎn)足TDC電路對(duì)SET脈沖寬度的檢測(cè)需求。

設(shè)計(jì)了一種抽頭延時(shí)脈沖寬度檢測(cè)電路的新型電路結(jié)構(gòu),如圖5所示。利用FPGA內(nèi)部豐富的邏輯資源,以一條SET信號(hào)傳輸鏈和多組SET脈沖信號(hào)檢測(cè)組合的方式,實(shí)現(xiàn)對(duì)PolarfireFPGA布局設(shè)計(jì)的適應(yīng)調(diào)整。將圖4中一個(gè)LC作為一個(gè)子電路(12級(jí))容器。子電路內(nèi)部延時(shí)單元與觸發(fā)器相互之間可以忽略布局布線帶來(lái)的延時(shí)差異。構(gòu)建N組串行抽頭延時(shí)子電路作為整個(gè)檢測(cè)電路的檢測(cè)模塊,子電路內(nèi)部級(jí)數(shù)可以根據(jù)電路需求進(jìn)行調(diào)整。同時(shí)為避免芯片自身因素導(dǎo)致延時(shí)單元出現(xiàn)延時(shí)不均的情況,將每個(gè)子電路的延時(shí)模塊配置為環(huán)形電路在實(shí)際使用前進(jìn)行校準(zhǔn)。此時(shí),一個(gè)子電路容器中包含有11級(jí)檢測(cè)模塊和一個(gè)2輸入數(shù)據(jù)選擇器,多組子電路通過(guò)SET脈沖光信號(hào)傳輸模塊抽頭消除了LC之間的布線延時(shí)。

圖5 抽頭延時(shí)脈沖寬度檢測(cè)電路設(shè)計(jì)

SET脈沖信號(hào)傳輸設(shè)計(jì)：用一條長(zhǎng)邏輯鏈進(jìn)行SET脈沖信號(hào)傳輸,此邏輯鏈中的信號(hào)傳輸單元須保證其不會(huì)對(duì)SET脈沖寬度產(chǎn)生較大的影響,且不會(huì)屏蔽SET脈沖信號(hào)。利用identify工具對(duì)結(jié)構(gòu)調(diào)整后的TDC電路進(jìn)行分析,在特定SET檢測(cè)位置進(jìn)行抽頭,將SET脈沖信號(hào)注入到每一個(gè)子電路中,且每一個(gè)子電路中的前后時(shí)間銜接完整。

2 檢測(cè)電路功能影響因素分析

2.1 SET脈沖寬度檢測(cè)電路單級(jí)延時(shí)

在Polarfire FPGA中的邏輯資源有兩種結(jié)構(gòu)logic_element(LE)和interface_logic(IL)：LE內(nèi)部查找表為4LUT with carry chain,其可以實(shí)現(xiàn)任意四輸入邏輯運(yùn)算或算法功能;IL內(nèi)部為常規(guī)4LUT,用以鏈接特殊IP核與用戶(hù)邏輯。因二者功能上的差異性,對(duì)同一邏輯功能會(huì)表達(dá)出不同的延時(shí)狀態(tài),進(jìn)而影響TDC電路的功能。

為研究Polarfire FPGA中邏輯單元基本延時(shí)對(duì)TDC電路精度和分辨率的影響,利用周期性脈沖輸入數(shù)據(jù)量大的特點(diǎn),驗(yàn)證不同查找表結(jié)構(gòu)、不同邏輯狀態(tài)下的邏輯延時(shí)。SET脈沖寬度檢測(cè)電路選用易于集成的抽頭延時(shí)脈沖寬度檢測(cè)電路對(duì)查找表基本延遲進(jìn)行分析。

基于FPGA內(nèi)部?jī)?nèi)置晶振提供時(shí)鐘,利用組合邏輯模塊實(shí)現(xiàn)信號(hào)延時(shí),獲得兩個(gè)在路徑上具有延時(shí)差異的脈沖信號(hào)輸出,并進(jìn)行邏輯運(yùn)算,得到預(yù)期的周期性脈沖,脈沖生成原理與檢測(cè)結(jié)果。圖6為周期性脈沖信號(hào)生成電路及電路時(shí)序圖。

(a)Circuit

(b)Timing

通過(guò)在抽頭延時(shí)脈沖寬度檢測(cè)電路中換用不同的邏輯門(mén)(與門(mén)和或門(mén)等)來(lái)分析邏輯基本延時(shí)。結(jié)果表明,不同查找表單級(jí)延時(shí)并不會(huì)隨著邏輯門(mén)的變化發(fā)生改變。其最終結(jié)果如表1所列,4LUT with carry chain的基本延時(shí)要小于4LUT。

表1 不同查找表結(jié)構(gòu)之間的延時(shí)信息

綜合表1結(jié)果,選取單級(jí)延時(shí)較小的4LUT with carry chain作為檢測(cè)電路的延時(shí)模塊。通過(guò)表1中的延時(shí)信息：為保證兩種SET脈沖寬度檢測(cè)電路技術(shù)指標(biāo)對(duì)比的有效性,定義兩個(gè)SET脈沖寬度檢測(cè)電路的理論SET脈沖寬度檢測(cè)范圍為86～1 032 ps。

若采樣時(shí)鐘選擇125 MHz,則抽頭延時(shí)脈沖寬度檢測(cè)電路的延時(shí)級(jí)數(shù)設(shè)置在115級(jí),可變延時(shí)檢測(cè)電路檢測(cè)級(jí)數(shù)設(shè)置為12級(jí),依據(jù)電路復(fù)位信號(hào)設(shè)計(jì),復(fù)位時(shí)鐘采用100 MHz。

2.2 組合邏輯SET展寬因子

SET脈沖產(chǎn)生并向下傳播時(shí),會(huì)出現(xiàn)脈沖展寬效應(yīng)(propagation induced pulse broadening,PIPB),這會(huì)直接影響到抽頭延時(shí)脈沖寬度檢測(cè)電路的檢測(cè)結(jié)果。不同的LUT結(jié)構(gòu),其SET脈沖展寬效應(yīng)[24]的表現(xiàn)也有所不同。為降低SET脈沖寬度測(cè)試的不確定度,開(kāi)展組合邏輯的單元脈沖寬度展寬因子測(cè)試工作[25-26],驗(yàn)證LE和IL各自的SET展寬因子。

SET脈沖產(chǎn)生是連續(xù)隨機(jī)離散事件,周期性脈沖無(wú)法代表SET脈沖事件進(jìn)行分析,在驗(yàn)證SET展寬因子時(shí)需用單脈沖故障注入的方式來(lái)進(jìn)行,其脈沖生成電路可參考圖6(a)。

在SET脈沖寬度檢測(cè)電路中選用抽頭延時(shí)脈沖寬度檢測(cè)電路進(jìn)行SET展寬因子分析。28 nm的芯片在輻射環(huán)境下產(chǎn)生的SET脈沖寬度約為百皮秒量級(jí)[27-29],故在注入脈沖時(shí),每百皮秒選取一個(gè)脈沖值進(jìn)行故障注入,Polarfire FPGA中SET脈沖傳播極限如圖7所示。為避免測(cè)量偏差,利用納秒級(jí)脈沖進(jìn)行補(bǔ)充修正。通過(guò)統(tǒng)計(jì)分析SET脈沖在邏輯長(zhǎng)鏈中的傳播極限[24],得出：4LUT的SET脈沖展寬因子σ1約為1.45 ps每級(jí);4LUT with carry chainSET脈沖展寬因子σ2約為3.35 ps每級(jí)(±0.1 ps每級(jí))。

圖7 Polarfire FPGA中SET脈沖傳播極限

基于二者延時(shí)情況(如表1所列)及脈沖展寬壓縮因子的差異,抽頭延時(shí)脈沖寬度檢測(cè)電路中的SET信號(hào)傳輸模塊選取4LUT。并且基于SET展寬因子,可對(duì)延時(shí)抽頭脈沖寬度檢測(cè)電路得到的每一個(gè)SET脈沖寬度檢測(cè)值進(jìn)行初步的補(bǔ)償,得到偏差相對(duì)較小的Wture,表示為

(6)

其中,Mi為SET脈沖信號(hào)的在長(zhǎng)邏輯鏈中的傳播級(jí)數(shù),與SET在子電路中所處的位置有關(guān)。當(dāng)SET脈沖寬度足夠?qū)挄r(shí),會(huì)橫跨n個(gè)邏輯長(zhǎng)鏈,此時(shí)n>1。

2.3 扇出負(fù)載特性

電路的扇出負(fù)載特性[30-31]會(huì)影響FPGA邏輯門(mén)的驅(qū)動(dòng)能力,直接影響到可變延時(shí)檢測(cè)電路對(duì)SET脈沖的檢測(cè)。為此需調(diào)節(jié)可變延時(shí)脈沖寬度檢測(cè)電路的輸出級(jí)數(shù),通過(guò)可變延時(shí)脈沖寬度檢測(cè)電路對(duì)SET脈沖寬度的檢測(cè)閾值,分析扇出負(fù)載特性與可變延時(shí)檢測(cè)電路的關(guān)系,如表2所列。

表2 扇出負(fù)載特性與可變延時(shí)檢測(cè)電路的關(guān)系

由表2可知,隨著扇出數(shù)目的增加,可變延時(shí)脈沖寬度檢測(cè)電路的檢測(cè)閾值不斷升高;當(dāng)可變延時(shí)檢測(cè)電路滿(mǎn)足對(duì)1 ns寬度的SET脈沖檢測(cè)能力時(shí)(此時(shí)的輸出級(jí)數(shù)為12),對(duì)于344 ps以下的SET脈沖并無(wú)很好的檢測(cè)能力;且隨著扇出數(shù)目的變化,電路的檢測(cè)閾值呈正相關(guān)變化趨勢(shì);當(dāng)設(shè)置3或4級(jí)扇出時(shí),可變延時(shí)脈沖寬度檢測(cè)電路可實(shí)現(xiàn)對(duì)窄脈沖(<344 ps)的測(cè)量,但此時(shí)的可變延時(shí)脈沖寬度檢測(cè)電路的上限會(huì)非常小,約為344 ps;在實(shí)際的電路布局時(shí),可變延時(shí)脈沖寬度檢測(cè)電路資源占用會(huì)很小,優(yōu)勢(shì)非常明顯。

3 脈沖注入結(jié)果分析

在實(shí)際的SET檢測(cè)電路功能指標(biāo)的驗(yàn)證上,同樣以單脈沖注入的方式,來(lái)分析檢測(cè)電路對(duì)SET脈沖寬度的檢測(cè)結(jié)果與功能指標(biāo)。

兩種脈沖寬度檢測(cè)電路脈沖注入結(jié)果如圖8所示。

(a)Tap delay circuit test results

(b)Variable temporal pulse-width detection circuit test results

由圖8可見(jiàn),可變延時(shí)脈沖寬度檢測(cè)電路與抽頭延時(shí)脈沖寬度檢測(cè)電路的分辨率基本保持一致,為86 ps。但可變延時(shí)脈沖寬度檢測(cè)電路無(wú)法很好地兼顧寬脈沖(>344 ps)與窄脈沖的測(cè)量。對(duì)窄脈沖而言,理論檢測(cè)范圍在86～1 000 ps的可變延時(shí)脈沖寬度檢測(cè)電路對(duì)脈沖寬度小于344 ps的脈沖檢測(cè)能力并不強(qiáng),伴隨有明顯的偏差。

當(dāng)兩個(gè)SET脈沖寬度檢測(cè)電路的檢測(cè)范圍處于86～1 000 ps時(shí),可變延時(shí)脈沖寬度檢測(cè)電路的測(cè)量閾值要比抽頭延時(shí)脈沖寬度檢測(cè)電路更大,即對(duì)于小于344 ps的SET脈沖而言,可變延時(shí)脈沖寬度檢測(cè)電路并沒(méi)有很好的檢測(cè)能力。綜和扇出負(fù)載對(duì)可變延時(shí)脈沖寬度檢測(cè)電路的影響,因電路每一級(jí)檢測(cè)模塊均處于并行狀態(tài),一個(gè)SET脈沖信號(hào)遍歷每一級(jí)檢測(cè)模塊,多個(gè)電路模塊同時(shí)作為一個(gè)脈沖信號(hào)的輸入負(fù)載,導(dǎo)致整個(gè)可變延時(shí)脈沖寬度檢測(cè)電路無(wú)法兼顧窄脈沖與寬脈沖的檢測(cè)。

對(duì)寬脈沖(>344 ps)檢測(cè)而言, SET脈沖展寬因子會(huì)影響到抽頭延時(shí)脈沖寬度檢測(cè)電路中捕獲的SET脈沖寬度Wpulse,導(dǎo)致實(shí)際輸出的SET脈沖寬度與在輻射環(huán)境條件下產(chǎn)生的SET脈沖寬度存在差異,且σi也會(huì)在一定程度上限制抽頭延時(shí)脈沖寬度檢測(cè)電路的長(zhǎng)度以及采樣頻率?；赟ET展寬因子,可對(duì)檢測(cè)電路得到的每一個(gè)SET脈沖寬度檢測(cè)值進(jìn)行補(bǔ)償,得到誤差值相對(duì)小的Wture。

表3為兩種脈沖寬度檢測(cè)電路功能指標(biāo)對(duì)比。在進(jìn)行資源占用情況對(duì)比時(shí),為便于直觀,資源占用以1個(gè)logic_cluster為單位進(jìn)行對(duì)比分析。由表3可知,可變延時(shí)脈沖寬度檢測(cè)電路檢測(cè)精度比抽頭延時(shí)脈沖寬度檢測(cè)電路低約43 ps,檢測(cè)閾值高約200 ps,且存在有1.4 ns的死時(shí)間。

表3 兩種脈沖寬度檢測(cè)電路功能指標(biāo)對(duì)比

當(dāng)兩個(gè)檢測(cè)電路的理論脈沖寬度檢測(cè)范圍為86～1 000 ps時(shí),抽頭延時(shí)脈沖寬度檢測(cè)電路的邏輯資源占用約20個(gè)邏輯長(zhǎng)鏈,而可變延時(shí)脈沖寬度檢測(cè)電路資源占用13個(gè)邏輯長(zhǎng)鏈(不包括復(fù)位時(shí)鐘模塊)。但當(dāng)兩種檢測(cè)電路擴(kuò)大電路檢測(cè)范圍時(shí),可變延時(shí)脈沖寬度檢測(cè)電路的資源占用增幅要比抽頭延時(shí)脈沖寬度檢測(cè)電路大。當(dāng)可變延時(shí)脈沖寬度檢測(cè)電路的檢測(cè)上限上升至1 376 ps時(shí),占用的LC數(shù)目將上升至32個(gè),而抽頭延時(shí)脈沖寬度檢測(cè)電路的資源占用為22個(gè)。

4 結(jié)論

基于Polarfire FPGA布局特點(diǎn)對(duì)兩種SET脈沖寬度檢測(cè)電路進(jìn)行設(shè)計(jì),通過(guò)對(duì)比二者的技術(shù)指標(biāo)得出,它們對(duì)SET脈沖檢測(cè)的適用范圍各有不同：對(duì)于脈沖寬度大于344 ps的SET脈沖,可選用抽頭延時(shí)脈沖寬度檢測(cè)電路進(jìn)行檢測(cè),此時(shí)的抽頭延時(shí)脈沖寬度檢測(cè)電路在檢測(cè)精度和測(cè)量閾值的優(yōu)勢(shì)非常明顯,并且抽頭延時(shí)脈沖寬度檢測(cè)電路的輸出結(jié)果可利用SET展寬因子對(duì)SET脈沖寬度進(jìn)行補(bǔ)償;但對(duì)于脈沖寬度小于344 ps的SET脈沖,可變延時(shí)脈沖寬度檢測(cè)電路對(duì)SET脈沖的檢測(cè)能力優(yōu)于抽頭延時(shí)脈沖寬度檢測(cè)電路,此時(shí)可變延時(shí)脈沖寬度檢測(cè)電路的資源占用以及檢測(cè)閾值優(yōu)勢(shì)都非常明顯。本文明確了在FPGA中集成SET脈沖寬度檢測(cè)電路所需要考慮的FPGA自身的設(shè)計(jì)特點(diǎn),需基于不同的FPGA設(shè)計(jì)結(jié)構(gòu)對(duì)不同的SET脈沖寬度檢測(cè)電路進(jìn)行適應(yīng)性結(jié)構(gòu)調(diào)整。Polarfire FPGA中的SET脈沖寬度檢測(cè)電路設(shè)計(jì)思路,可為SET脈沖寬度檢測(cè)電路在其他系列FPGA中的實(shí)現(xiàn)提供參考。