岳錕，李文杰

（無錫中微愛芯電子有限公司，江蘇無錫， 214000）

0 引言

近年來集成電路的研制逐漸向著體積減小、響應速度加快以及工作頻率提高的方向發(fā)展，雖然技術水平的提升，使得芯片電磁發(fā)射不斷增加，但同時電路間受到干擾和影響的風險也在不斷增加，為保障芯片可靠性，對于電磁兼容測試的精準度要求也在不斷提高。而PCB設計作為集成電路電磁兼容測試當中的重要內(nèi)容，因此，加強對其設計要點及應用的研究是十分有必要的。

1 現(xiàn)代集成電路發(fā)展對于電磁兼容的影響

集成電路對于電磁兼容而言，不僅是干擾源，同時也是被干擾的對象，隨著近年來集成電路的不斷發(fā)展，導致器件尺寸逐漸變小，集成電路復雜程度呈現(xiàn)出持續(xù)增長態(tài)勢，封裝內(nèi)的集成度以及數(shù)據(jù)交換速率都在不斷提升，更高的頻率、更快的響應速度以及耕地的電源電壓都極大地威脅著集成電路的可靠性，因此提高電磁兼容性能就成為當前研究工作的重點內(nèi)容，尤其是在測試方面的研究，正在逐漸深入?，F(xiàn)代集成電路發(fā)展對于電磁兼容的影響主要體現(xiàn)在電磁發(fā)射以及電磁敏感度兩個方面。

■1.1 電磁發(fā)射方面

集成電路的電磁傳導發(fā)射主要受到動態(tài)電流消耗以及集成電路內(nèi)部互連和封裝引腳提供的濾波兩個參數(shù)的影響。其中前者與集成電路內(nèi)部行為和I/O開關性能有著密切的關系，而后者則主要與電源和地線相關。除此之外，輻射發(fā)射也會受到互連線長度，以及外部去耦電容器之間距離的影響，互連長度的縮短影響著信號完整性的衰減情況，以及輻射發(fā)射問題，與此同時，互連長度的減小也能夠有效降低近場或者基板耦合的風險。因此，為進一步保障集成電路設計的合理性，就需要提前對芯片的電磁兼容性能進行測試分析，以此保障芯片的可靠性。

■1.2 電磁敏感度方面

影響集成電路電磁干擾敏感度的參數(shù)主要包括以下三個：即互連和封裝引腳對傳導干擾的濾波、靜電防護結構所帶來的鉗位干擾，以及芯片上電路模塊固有的敏感度。電磁敏感度主要受芯片內(nèi)部設計影響，小型化趨勢，以及先進的封裝使得混合信號的功能需要集中在小體積當中，而且隨著研發(fā)的深入，集成電路的體積不斷縮小，這就使得射頻、模擬、數(shù)字以及電源等多個系統(tǒng)需要封裝在同一襯底當中，極大地增加了系統(tǒng)內(nèi)部的干擾風險[1]。

2 集成電路電磁兼容測試PCB設計要點

■2.1 PCB測試板要求

當前電磁兼容測試方法相對較多，而PCB設計作為電磁兼容測試過程中的重要環(huán)節(jié)，不同測試方法對于PCB設計的要求也是不同，因此，在進行PCB設計之前，就需要結合相應測試項目、方法進行全面梳理，并盡可能確保PCB的設計能夠滿足多種測試要求。例如，當前集成電路電磁兼容測試主要包括TEM小室法、帶狀線法、1Ω直接耦合法以及150Ω直接耦合法四種，其在PCB設計當中的要求各有不同：與TEM法相比，帶狀線法的PCB設計要求更加嚴格；在進行1Ω直接耦合法的PCB設計時，該方法需要進行RF電流的測量，因此要求在電路板的地以及IC的地之間進行斷點設計；而150Ω耦合法則要求暴露受試IC引腳。對此，在實際進行PCB設計的過程中，就可以按照帶狀線法的要求，確定DUT的位置，并在DUT的地和PCB板間的地之間串聯(lián)0Ω電阻，以此滿足斷點設計要求，同時還需要將受試IC引腳暴露出來，以此提升測試的便利性，共同滿足四種不同測試方法的設計要求。在實際進行測試的過程中，需要將PCB放置在相應測試裝置上，并根據(jù)集成電路自身的復雜程度，合理選用雙層、四層、六層或者多層電路板進行測試，通常情況下，為保障地平面完整，至少設計為四層，在進行PCB布局設計的過程中，不僅要遵循常規(guī)布線布局原則，同時還需要加強對于屏蔽、電源濾波以及I/O負載匹配方面的設計研究。

■2.2 屏蔽設計要點

當采用TEM小室法以及帶狀法進行電磁兼容測試時，要求PCB安裝在小室外殼開口位置，并確保焊接IC的一面朝里，以此確保其能夠與小室外殼接地相連，以此達到將IC與外部有效隔離的效果，降低外部干擾對于測試結果的影響。在實際進行屏蔽設計的過程中，需要注意以下要點內(nèi)容。

第一，地平面完整性設計。根據(jù)相關標準要求，層1為地層，在實際進行焊接的過程中，由于引腳焊盤的影響，導致芯片底部與外部地平面無法連通，導致地平面不完整。對此，可結合實際需求通過不同設計方式進行解決：其一，完成待IC放置之后，需要在芯片周圍設置接地過孔帶，并在PCB其他層面芯片引腳下方位置繪制回型地平面帶，并將其外側與接地過孔帶相連，然后在地平面帶內(nèi)側再設置第二個接地過孔帶，在層1上將第二個接地過孔帶進行連接鋪地處理，并將層1下方進行接地處理，以此形成完整地平面。其二，當IC下方器件的布置密度較高時，僅通過設置接地過孔帶難以滿足實際過孔間距要求，對此，可借助內(nèi)層地平面，將其與第一個接地過孔帶相連，進而形成完整地平面。其三，若待測IC對于底部散熱以及接地有著較高要求時，可將第二個接地過孔帶設計成盲孔形式，進行接地處理，然后在層1下方鋪銅，以此達到散熱目的。相應設計方案如圖1所示。

圖1 地平面完整設計方案

第二，過孔間距設計。在PCB設計過程中過孔間距直接影響著測試結果，若間距過大則會導致電磁大幅泄漏，極大地降低了整體設計的屏蔽性能，因此科學合理地確定過孔間距也是十分重要的。在實際進行設計時，由于各方面因素影響，無法保障過孔間距始終保持最小，或者規(guī)則放置，需要結合外圍電路等實際情況進行適當調(diào)整。根據(jù)相關電磁兼容技術標準要求，縫隙程度應小于其中λ表示波長，單位為m，λ計算公式為：

式中，c表示光速，為3×108m/s；f表示頻率，單位為Hz。

圖2 過孔帶設計

第三，邊緣過孔帶設計。在進行邊緣過孔帶設計的過程中，為確保PCB板接觸良好，需要在層1四周邊緣進行開窗設計，以此促使地平面銅皮暴露，實際開窗尺寸，需要根據(jù)工裝邊緣進行合理確定，值得注意的是，TEM小室法要求其尺寸應至少為5mm。同時，為避免開窗導致屏蔽效果不良，在設計時，可適當增加過孔帶以此保障測量結果的準確性。除此之外，由于150Ω直接耦合法與其他測試法PCB板的放置方向不同，因此，為保障工裝接地效果，在應用150Ω直接耦合法時，還需要在層4進行對地開窗設計[2]。

圖3 邊緣接地過孔帶

■2.3 電源濾波設計

PCB板級電源以及IC電源的去耦對于測試結果的準確性以及可重復性有著較大的影響，因此在進行PCB設計的過程中，應加強對于這兩部分電源設計的重視。在PCB板電源設計方面，影響測試結果的主要因素在于由于電源去耦設計問題，使得電源阻抗產(chǎn)生不良影響，對此，在實際進行設計的過程中，可著重從干擾源和濾波兩個方面入手，因此可選擇線性電源進行供電，以此減少電源紋波影響，同時還可以在PCB電源輸入口增設去耦電容器，如圖4所示，以此達到濾波目的。在IC電源設計方面，其去耦電容需要以電源引腳頻率特點進行合理設計，并將去耦電容設置在IC下方，以此縮短阻抗路徑，同時還需要按照先到電容焊盤，再連接IC引腳的順序進行布線。

圖4 去耦電容接入示例

值得注意的是，在進行去耦電容選型的過程中，要綜合考慮電容容值以及電容自振諧頻率，避免所選擇的電容自振諧頻率過低，使得在高頻時電容阻抗最值增加，難以達到高頻噪聲濾波效果，進而導致測試結果不準確[3]。

■2.4 I/O負載匹配

在進行I/O負載匹配的過程中，應嚴格按照相應標準規(guī)范以及相應工況設計圖進行負載匹配。除此之外，還需要注意以下兩點：第一，嚴禁未使用的引腳為懸空狀態(tài)，必須要確保負載匹配符合標準。第二，在進行PCB設計的過程中，可根據(jù)實際情況，借助程序?qū)崿F(xiàn)對于引腳的上拉或者下拉調(diào)整，以此降低地層PCB器件的密度，進一步保障地平面的完整性。

3 集成電路電磁兼容測試PCB原理圖設計要點及應用

為保障測試結果的準確性以及可靠性，在實際進行PCB設計的過程中，需要根據(jù)測試目的，以及待測器件實際情況合理確定相應測試方式。以某國產(chǎn)CPU芯片輻射發(fā)射以及輻射敏感度測試為例，設計思路包括以下三個步驟。

第一，結合實際要求針對PCB板測試功能展開設計，對此在設計過程中，需要將CPU的一組引腳引出，以此用于與輔助設備之間的通信，促使CPU處于運行狀態(tài)。此外，根據(jù)敏感度測試功能，需要對芯片運行情況進行實時監(jiān)測，對此可將芯片引腳與LED燈相連，以此觀測芯片運行狀態(tài)。最后，為避免輔助電路運行對于測試數(shù)據(jù)的影響，相應附加器件應采用貼片的方式進行封裝。

第二，根據(jù)上述PCB設計要點以及相關規(guī)范要求，需要進行引腳負載配置。由于案例芯片的引腳為復用引腳，因此為保障地平面的完整性，可通過相應軟件實現(xiàn)對于I/O引腳的設置，并內(nèi)置上拉電阻。在進行PCB設計的過程中，對于輸入引腳而言，可直接進行接地處理，若無法進行接地，則需要借助10kΩ的電阻器再與電源相連；對于輸出引腳而言，則需要借助電容器再進行接地。

第三，去耦電容設計，此環(huán)節(jié)是PCB設計過程中的重要步驟，根據(jù)案例芯片實際情況，采用3.3V外部電源進行供電，并通過在PCB電源輸入端增設去耦電容，對此，可事先在PCB板中預留去耦電容位置，其電容值可根據(jù)后續(xù)測試過程實際情況進行確定。對于IC去耦電容設計而言，其電容值需要根據(jù)芯片時鐘頻率進行選擇，在必要情況，可采用兩個甚至多個去耦電容[4]。

4 集成電路電磁兼容測試PCB結構設計要點及應用

■4.1 整體結構

集成電路電磁兼容測試PCB結構設計過程中的難點主要表現(xiàn)為電磁兼容PCB為單面板，因此等效面積受到的限制較大，若實際需求下所使用的附加器件較多，PCB板設計難度就會相對較高。對此，在實際進行結構設計的過程中，若附加器件較多、密度較大，可通過將附加器件分散放置在不同小板上，然后再將其與主板相連，以此降低PCB板設計密度。在實際應用這種方式進行PCB設計的過程中，為避免影響到地平面的完整性，或者造成電磁泄漏問題，應選用貼片方式進行封裝處理。

此外，在進行集成電路兼容測試的過程中，還會存在被測IC不同，但是外圍電路相同的情況，對此在常規(guī)PCB設計的過程中，為適應不同IC需求，通常會采用夾具將IC連接到主板上的方式，但是集成電路當中，這種方式對于測試結果將會產(chǎn)生較大的影響。在以某國產(chǎn)芯片為例，使用TEM小室法進行測試的過程中，發(fā)現(xiàn)使用夾具進行測試后，其得到的檢測數(shù)據(jù)結果偏高，尤其在高頻情況下，這種問題更為明顯，嚴重影響了測試結果的準確性。經(jīng)過分析發(fā)現(xiàn)，造成此情況的主要因素為使用夾具之后，隔板與待測IC之間的距離變小，在兩個芯片偶極矩相同的情況之下，TEM小室輸出的電壓就會有所增加，進而對測試結果產(chǎn)生影響。因此，在實際進行結構設計的過程中，應將晶振直接焊接在PCB測試板當中。

■4.2 布局設計

基于集成電路電磁兼容測試功能需求，PCB結構布局設計與普通PCB板設計存在明顯的差異，主要表現(xiàn)在以下三個方面：第一，待測IC需要放置在層1當中，并且為避免內(nèi)部影響，應確保待測IC單獨放置；第二，為達到電源濾波及I/O負載匹配效果，去耦電容需要設置在過孔帶內(nèi)部，并確保其位于IC下方，此外底層器件也應盡量放置在過孔帶1內(nèi)，若整個系統(tǒng)結構較為復雜時，可在過孔帶1外側布置相應器件，值得注意的是，應避免附加器件布置超過PCB板的邊緣，并與邊緣過孔帶之間保持適當距離；第三，為保障PCB板后續(xù)固定工裝的穩(wěn)定性，即便器件數(shù)量較多，仍不應在PCB板四個角的位置放置器件。

■4.3 布線要求

在進行布線設計的過程中，不僅要符合常規(guī)PCB板布線設計原則，同時還需要，滿足以下要求：其一，應避免在正面進行布線，在必要時若需要進行正面布線，應盡量確保線程較短，若正面布線過長，甚至存在回路等情況，將會對地平面完整性產(chǎn)生一定影響，進而導致電磁兼容測試結果可靠性下降。其二，嚴格按照相應檢測方法要求，設置過孔帶，避免過孔帶位置隨意、過孔間距不符合要求等，對PCB板設計質(zhì)量產(chǎn)生不良影響，無法達到電磁兼容測試要求[5]。

5 結束語

綜上所述，PCB設計作為集成電路電磁兼容測試過程中的重要步驟，其對于檢測結果的可靠性以及精準性有著直接影響，本文結合集成電路電磁兼容測試內(nèi)容以及相應測試方法，從屏蔽、電源濾波等方面詳細探討了PCB設計過程中的要點內(nèi)容，并在具體案例當中，從原理圖以及結構布局兩個方面針對PCB設計要點的應用展開說明，對于IC研發(fā)以及電磁兼容檢測工作有著重要的參考意義。相信隨著對集成電路電磁兼容測試PCB設計的深入研究和實踐探索，集成電路電磁兼容測試水平將會得到進一步提升。