郁文君 李文學 張 恒

（中科芯集成電路有限公司）

隨著半導體技術的發(fā)展，芯片集成度越來越高，尺寸越來越小，電子設備的設計也隨之具備了高性能、低功耗和便攜的特點。

為了滿足信息化時代工控系統(tǒng)對高精度數(shù)據(jù)采集系統(tǒng)的通用性、通信實時性、系統(tǒng)可靠性和微型化的需求，提出一種微型化通用數(shù)據(jù)采集控制模塊的設計方案。 控制模塊是整個系統(tǒng)的核心， 但目前國內(nèi)市場上很少有成熟的設計方案，并且存在兼容性差、 選型困難及開發(fā)困難等問題；FPGA和ARM處理器廣泛應用于工業(yè)控制、醫(yī)療設備、航空航天等領域，芯片擁有成熟的BGA封裝形式，使得應用中可以將設備設計得更加小巧［1］。 控制模塊集成了EMMC，用于信號數(shù)據(jù)存儲，便于在斷電后重啟設備的情況下能夠獲取歷史采樣數(shù)據(jù)，實現(xiàn)信號的實時處理或離線處理模式， 此外控制模塊還集成了豐富的總線接口，包括以太網(wǎng)和USB接口，用于實現(xiàn)數(shù)據(jù)的高速傳輸，CAN、RS232、RS422及RS485總線接口用于特定總線類型的數(shù)據(jù)傳輸。

1 硬件設計

1.1 電源

控制模塊支持外部5 V主電源輸入。STM32及外圍電路電源電壓3.3 V， 由電源管理芯片MP2143提供，輸入電壓2.5～5.5 V，最大輸出電流3 A。 FPGA內(nèi)核電源電壓VCCINT_1.2V以及鎖相環(huán)數(shù)字電源電壓VCCD_PLL_1.2V由電源管理芯片MP2143提供，中間通過磁珠隔離。 鎖相環(huán)模擬電源電壓VCCA_2.5V由SPX3819M5-L提供， 最大輸出電流500 mA。端口電源電壓3.3 V與STM32電源共用［2］。 電源模塊架構如圖1所示。

圖1 電源模塊架構

1.2 STM32處理器

本系統(tǒng)采用STM32F407IGH6作為核心處理器，該處理器集成ARM CortexTM-M4 32位的RISC內(nèi)核，最大工作頻率168 MHz，使用通用接口GPIO、通用同步/異步串行接口USART、CAN總線控制器接口、USB高速外設接口、 以太網(wǎng)控制器接口、SDIO接口以及靈活的靜態(tài)存儲控制器接口FSMC。

STM32處理器接口外接器件型號及功能如下：

a. 通用GPIO，外接LED燈，用于控制模塊各功能指示。

b. 通 用 同 步/異 步 串 行 接 口USART1、USART2、USART3，分別外接RS232、RS485和RS422收發(fā)器，RS232收發(fā)器型號為MAX3232EUE+T，RS485收發(fā)器型號為MAX3485EESA+T，RS422收發(fā)器型號為MAX1487EESA+T；RS232總線可用于多控制模塊之間點對點的命令數(shù)據(jù)傳輸，特點是傳輸數(shù)據(jù)量少、 傳輸距離短以及傳輸速率較低。RS485總線可進行采樣數(shù)據(jù)的傳輸， 由于采用平衡發(fā)送和差分接收接口標準， 可進行多節(jié)點通信，加之使用差分信號傳輸，具有極強的抗共模干擾能力，同時RS485總線收發(fā)器靈敏度很高，可以檢測到低至200 mV的電壓，故傳輸信號經(jīng)過千米以上的衰減后都可以完好恢復。 但RS485總線是半雙工工作方式，想要在數(shù)據(jù)接收的同時進行數(shù)據(jù)發(fā)送， 可以使用全雙工工作方式的RS422總線，RS422總線特性與RS485相似［3，4］。

c. CAN 總線控制器接口外接CAN 收發(fā)器TJA1050，支持CAN2.0B協(xié)議，支持標準幀和擴展幀。 可用于特定CAN總線接口數(shù)據(jù)傳輸?shù)膽脠鼍啊?/p>

d.USB高速外設接口ULPI外接USB PHY芯片USB3300， 使用STM32 USB高速模式， 系統(tǒng)配置Device端口， 用于USB接口的高速數(shù)據(jù)采集與傳輸?shù)膽脠鼍埃?，6］。

e. 以太網(wǎng)控制器接口外接以太網(wǎng)控制器芯片W5500， 用于以太網(wǎng)接口高速數(shù)據(jù)采集與傳輸應用場景［7］。

f. SDIO 接 口 外 接EMMC 芯 片THGBMBG8D4KBAIR，容量32 GB，用于采樣數(shù)據(jù)存儲。

g. 靈活的靜態(tài)存儲控制器接口FSMC，與FPGA連接，通過FSMC接口實現(xiàn)STM32處理器和FPGA的數(shù)據(jù)交互功能，采用16位獨立地址線和數(shù)據(jù)線［8，9］。

1.3 FPGA

系統(tǒng)采用CYCLONE IV系列EP4CE10F17C8N型FPGA，器件擁有10 K邏輯單元，器件最高主頻400 MHz。

在FPGA模塊中，用到兩個功能：硬件IO，通過外部擴展模塊連接器引出，用于外接數(shù)據(jù)采集模塊或其他通信數(shù)據(jù)模塊等；數(shù)據(jù)處理，控制外部數(shù)據(jù)采集模塊進行數(shù)據(jù)采集并進行處理（包括數(shù)字濾波等），通過FSMC總線將處理后的數(shù)據(jù)傳輸給STM32處理器。

整個硬件設計部分結構如圖2所示。

圖2 硬件設計結構框架

2 軟件設計

整個系統(tǒng)軟件部分設計流程分為STM32處理器部分和FPGA部分，STM32處理器部分軟件設計流程如圖3所示，F(xiàn)PGA部分軟件設計流程如圖4所示。

圖3 STM32處理器軟件設計流程

圖4 FPGA軟件設計流程

2.1 UCOSⅡ系統(tǒng)

在STM32使用裸機程序時， 使用一個while（1）配合一些中斷來響應事件。但STM32中斷資源有限，并且多用來響應外部事件。 另外，中斷中使用的全局變量， 容易使系統(tǒng)產(chǎn)生硬件報錯問題，造成不確定性。 而且中斷處理時間不能過長，使得任務的吞吐量不能太大，而中斷間的相互嵌套也容易使程序出現(xiàn)問題。 所以，在需要及時處理復雜或耗時任務時，這種邏輯程序的實現(xiàn)效果就比較差了。 而UCOSⅡ系統(tǒng)可以隨時切換任務，每個任務的執(zhí)行有固定時間，通過操作系統(tǒng)統(tǒng)一的TimeTick可以有效統(tǒng)一任務運行時間， 這樣就不會出現(xiàn)一個任務長期占據(jù)CPU而其他任務得不到執(zhí)行的情況，通過調(diào)用UCOSⅡ系統(tǒng)的API來控制每個任務的運行［10～12］。 多任務的優(yōu)勢是可把復雜的程序拆成幾個任務，這樣管理相對方便，容易修改和擴展。 通過UCOSⅡ系統(tǒng)的移植，分別建立多個任務，在不同任務中進行接口功能的測試。

STM32處理器的部分程序如下：

2.2 FatFs文件系統(tǒng)

FatFs Module是一種完全免費開源的FAT文件系統(tǒng)模塊，專門為小型嵌入式系統(tǒng)而設計，具有良好的硬件平臺獨立性。在EMMC驅動移植的基礎上，加上FatFs文件系統(tǒng)，實現(xiàn)EMMC中文件的讀寫［13］。

FatFs文件系統(tǒng)可以更好地對每一次的采樣數(shù)據(jù)進行分類保存，條理更加清晰。 當某次采樣開始前，新建采樣信息文件，包含數(shù)據(jù)類型、采樣頻率及物理意義等信息，在采樣過程中進行數(shù)據(jù)存儲，即使設備斷電后，依然可以通過軟件通信協(xié)議讀取之前的采樣數(shù)據(jù)。

FatFs文件系統(tǒng)相關API函數(shù)如下：

2.3 LwIP協(xié)議

LwIP實現(xiàn)的重點是在保持TCP協(xié)議主要功能的基礎上減少對RAM的占用， 它只需十幾KB的RAM和40 KB左右的ROM就可以運行， 這使LwIP協(xié)議棧適合在低端嵌入式系統(tǒng)使用。 LwIP支持ARP協(xié)議（以太網(wǎng)地址解析協(xié)議）、UDP協(xié)議（用戶數(shù)據(jù)報協(xié)議）、TCP協(xié)議（傳輸控制協(xié)議）、DHCP協(xié)議及IP協(xié)議等［14］。

多數(shù)情況下使用UDP協(xié)議進行數(shù)據(jù)傳輸，UDP相比TCP傳輸速率快， 可進行無連接數(shù)據(jù)傳輸，傳輸安全性更高，此外UDP不僅可以和一對多連接對象間通信，還能和多對多連接對象間通信［15，16］。

如果在某些要求特別苛刻的應用場景下，也可以使用TCP協(xié)議進行數(shù)據(jù)傳輸，TCP協(xié)議中TCP的3次握手和4次斷開機制，明顯提高了數(shù)據(jù)通信的可靠性，使數(shù)據(jù)發(fā)送端和接收端在數(shù)據(jù)正式傳輸前就有了交互，確保數(shù)據(jù)傳輸過程的順序以及數(shù)據(jù)正確性。

2.4 FPGA軟件部分及數(shù)據(jù)傳輸設計

FPGA主要在于根據(jù)外部擴展模塊所需的時序要求獲取AD采樣數(shù)據(jù)，利用FPGA自帶的FIFO構造數(shù)據(jù)緩沖區(qū)，臨時存儲采樣數(shù)據(jù)。 如果具體設計需要進行數(shù)字濾波， 可以通過FPGA內(nèi)部FIR、IIR等數(shù)字濾波IP進行數(shù)據(jù)處理，并將最終得到的數(shù)據(jù)通過FSMC總線傳輸給STM32，處理器對數(shù)據(jù)打包發(fā)送。

通過FPGA構造8通道16位采樣數(shù)據(jù)，STM32與FPGA通過FSMC總線進行數(shù)據(jù)交互的時序圖如圖5所示。

圖5 FSMC總線數(shù)據(jù)交互時序圖

下面給出部分STM32數(shù)據(jù)打包和以太網(wǎng)接口發(fā)送數(shù)據(jù)的代碼：

使用WireShark網(wǎng)絡抓包工具監(jiān)聽網(wǎng)絡數(shù)據(jù)傳輸過程， 確定當前設計數(shù)據(jù)是否傳輸穩(wěn)定可靠。

以太網(wǎng)數(shù)據(jù)傳輸結果如圖6所示。

圖6 以太網(wǎng)數(shù)據(jù)傳輸結果

3 結束語

通過對筆者設計的微型化通用數(shù)據(jù)采集控制器模塊設計驗證， 該設計不僅能優(yōu)化整體采集器尺寸大小，而且在使用了UCOSⅡ系統(tǒng)后使得采集器能同時處理多個任務，優(yōu)化了整個采集系統(tǒng)，減少任務沖突。 整個控制模塊集成大容量存儲器，加之FatFs文件系統(tǒng)可以更好地對采集數(shù)據(jù)進行分類管理。 豐富的總線接口， 能夠包含實際采集設備需要的大部分功能。此外STMicroelectronics公司提供了UCOSⅡ系統(tǒng)、FatFs文件系統(tǒng)和LwIP碼源， 并提供了完整的移植方法， 結合官方STM32CubeMX初始化代碼生成器可以協(xié)助設計者更靈活快捷地開發(fā)應用工程，提高了在數(shù)據(jù)采集應用設計上的通用性和移植性，提高了開發(fā)效率，降低了開發(fā)成本和開發(fā)周期。