李開杰，林凡淼，郁文君，張 恒

（中科芯集成電路有限公司，江蘇 無錫 214072）

1 引言

集成電路的迅猛發(fā)展導(dǎo)致信號(hào)上升時(shí)間減少，時(shí)鐘頻率增加，進(jìn)而出現(xiàn)信號(hào)不完整的現(xiàn)象，此現(xiàn)象帶來的嚴(yán)重后果是電路不能正常工作[1]。為了消除此現(xiàn)象，國內(nèi)外相關(guān)領(lǐng)域的專家紛紛致力于研究信號(hào)完整性問題[2-7]。

從PCIE 1.0到現(xiàn)在的PCIE 5.0，總線頻率和傳輸速率在成倍增加，因此信號(hào)在傳輸?shù)倪^程中會(huì)出現(xiàn)信號(hào)不完整的現(xiàn)象[8]。為了解決此問題，國內(nèi)外學(xué)者進(jìn)行了一系列的研究。文獻(xiàn)[9]利用仿真軟件Allegro Sigrity對(duì)PCIE 2.0差分信號(hào)進(jìn)行時(shí)域分析，得到其眼圖，根據(jù)輸入眼圖與輸出眼圖的差異來判斷PCIE 2.0差分信號(hào)的質(zhì)量，此仿真分析方法的缺點(diǎn)是只單純地對(duì)PCIE差分信號(hào)進(jìn)行時(shí)域分析，而且輸入、輸出眼圖之間的差異容限范圍也沒有評(píng)判標(biāo)準(zhǔn)，因此得到的仿真結(jié)果可靠性較低。文獻(xiàn)[10]利用仿真軟件Hyperlynx對(duì)PCIE 2.0信號(hào)進(jìn)行時(shí)域與頻域分析，得到回波損耗、插入損耗和眼圖，通過與協(xié)議規(guī)范的對(duì)比來評(píng)判PCIE的信號(hào)質(zhì)量，此仿真分析方法能較好地評(píng)判出PCIE的信號(hào)質(zhì)量，但是沒有考慮到PCIE信號(hào)更長鏈路時(shí)的傳輸情況，因此得到的結(jié)果可靠性并不高。針對(duì)以上問題，本文提出了一種新的PCIE 4.0信號(hào)完整性仿真分析方法，建立了萬兆網(wǎng)卡PCB×4 PCIE 4.0信號(hào)通道鏈路模型，考慮到PCIE信號(hào)更長鏈路時(shí)的傳輸情況，在原有的時(shí)、頻域分析的基礎(chǔ)上又添加了回環(huán)分析，提高了仿真結(jié)果的可靠性。

2 萬兆網(wǎng)卡的設(shè)計(jì)方案

本文提出的萬兆網(wǎng)卡硬件整體架構(gòu)如圖1所示，它主要由網(wǎng)絡(luò)控制橋片、電源模塊、時(shí)鐘電路、萬兆PHY模塊、千兆PHY模塊組成。其中，網(wǎng)絡(luò)控制橋片采用Intel公司的E810XXVDA，萬兆PHY采用Microsemi公司的VSC8486，千兆PHY采用Marvell公司的88E1111。該網(wǎng)卡通過PCIE接口實(shí)現(xiàn)網(wǎng)口的擴(kuò)展功能。

圖1 萬兆網(wǎng)卡硬件整體架構(gòu)

3 接收端和信道的設(shè)計(jì)要求

從PCIE 4.0協(xié)議規(guī)范[11]可知，其接收端和信道需符合一定的設(shè)計(jì)要求。

3.1 接收端的設(shè)計(jì)要求

PCIE高速串行信號(hào)從發(fā)送端發(fā)送，經(jīng)過信道到達(dá)接收端，在此過程中信號(hào)會(huì)有一定的衰減，進(jìn)而會(huì)發(fā)生失真現(xiàn)象。對(duì)于接收端信號(hào)質(zhì)量的鑒定方法有2種。第一種是傳統(tǒng)時(shí)域瞬態(tài)仿真法，該方法的缺點(diǎn)是仿真速度慢、精度低和可靠性差；第二種方法是統(tǒng)計(jì)眼圖法[12]，該方法的優(yōu)點(diǎn)是仿真速度快、精度高和可靠性高。經(jīng)綜合考慮，本文采用第二種方法來鑒定接收端的信號(hào)質(zhì)量。眼圖有2個(gè)參數(shù)，分別為眼寬和眼高，只有滿足最低的眼寬和眼高，該信號(hào)才可通過，否則不可通過。PCIE 4.0協(xié)議規(guī)范規(guī)定接收端信號(hào)眼圖的眼寬至少為0.3 UI，眼高至少為15 mV，當(dāng)滿足以上2個(gè)條件時(shí)，接收端的PCIE信號(hào)質(zhì)量才合格，反之則不合格。時(shí)域仿真中得到的信號(hào)眼圖都以這2個(gè)參數(shù)為評(píng)判標(biāo)準(zhǔn)，判斷接收端PCIE信號(hào)質(zhì)量是否合格。

3.2 信道的設(shè)計(jì)要求

高速信號(hào)在信道中傳輸因受反射、衰減等的影響，會(huì)有一定損耗[13]。由反射所導(dǎo)致的損耗稱為回波損耗，由衰減所導(dǎo)致的損耗稱為插入損耗[14]。在信號(hào)的傳輸中，由于阻抗不連續(xù)，導(dǎo)致反射現(xiàn)象出現(xiàn)，反射會(huì)導(dǎo)致信號(hào)失真，表現(xiàn)方式為振鈴、上沖和下沖等。衰減現(xiàn)象的出現(xiàn)會(huì)導(dǎo)致信號(hào)質(zhì)量退化，表現(xiàn)方式為信號(hào)上升沿退化和幅度降低等?；夭〒p耗一般用S11表示，插入損耗用S21表示，S11越小，說明信號(hào)在阻抗不連續(xù)點(diǎn)反射得越少，即有用的信號(hào)反射越少，S21越大，說明有用的信號(hào)在接收端保留得越多，即有用的信號(hào)衰減越少。PCIE 4.0協(xié)議規(guī)范對(duì)回波損耗和插入損耗的要求如表1所示。頻域仿真中得到的回波損耗和插入損耗都以表1中的值為評(píng)判標(biāo)準(zhǔn)，來判斷信道中PCIE信號(hào)質(zhì)量是否合格。

表1 PCIE 4.0協(xié)議規(guī)范對(duì)2種損耗的要求

4 PCIE 4.0接口信號(hào)完整性仿真分析

PCIE 4.0信號(hào)傳輸速率為16 Gbit/s，基本頻率為8 GHz，因此對(duì)于該信號(hào)的布線不能再像低速信號(hào)布線那么隨意，需進(jìn)行信號(hào)完整性仿真分析。本文主要對(duì)萬兆網(wǎng)卡PCB的PCIE 4.0信號(hào)走線進(jìn)行信號(hào)完整性仿真分析。

4.1 仿真分析流程設(shè)計(jì)

設(shè)計(jì)的PCIE 4.0接口信號(hào)完整性仿真分析流程如圖2所示。首先，將初步設(shè)計(jì)的PCB用Allegro Sigrity中的SPDLinks轉(zhuǎn)換程序轉(zhuǎn)換成SPD文件；然后，將轉(zhuǎn)換后的SPD文件導(dǎo)入到仿真軟件POWERSI中，建立×4 PCIE 4.0信號(hào)通道鏈路模型，通過仿真得到該模型的S參數(shù)；接著將得到的S參數(shù)導(dǎo)入到ADS軟件中進(jìn)行頻域、時(shí)域與通道回環(huán)仿真分析，得到回波損耗、插入損耗和眼圖；最后，根據(jù)PCIE 4.0協(xié)議規(guī)范來判斷其是否滿足要求，若滿足要求則仿真通過，否則仿真不通過。

圖2 仿真分析流程設(shè)計(jì)

4.2 PCB疊層結(jié)構(gòu)

萬兆網(wǎng)卡PCB的疊層結(jié)構(gòu)如圖3所示，其總層數(shù)有10層。其中，信號(hào)層有4層，分別為TOP、L3、L8和BOTTOM。地層層數(shù)有4層，分別為L2、L4、L7和L9。電源層為2層，分別為L5和L6。線寬為0.127 mm，線間距為0.254 mm，總厚度為1.63 mm。PCB疊層結(jié)構(gòu)主要是根據(jù)PCB工程師豐富的工作經(jīng)驗(yàn)進(jìn)行設(shè)計(jì)。

對(duì)于環(huán)境要素(見圖1),事件e2的發(fā)生地點(diǎn)同時(shí)也是事件e3和事件e4的發(fā)生地點(diǎn),這時(shí)就要在事件e2的環(huán)境要素屬性lid中進(jìn)行標(biāo)注.

圖3 萬兆網(wǎng)卡PCB的疊層結(jié)構(gòu)

信號(hào)層TOP和BOTTOM的參考平面層分別為L2和L9，信號(hào)層L3和L8上、下都有2個(gè)地層作為其參考平面層，這樣設(shè)計(jì)的目的是為了讓信號(hào)層有很好的抗電磁干擾能力，減少串?dāng)_的影響，而且由于其擁有完整的參考平面，也可以減少反射的發(fā)生。由于萬兆網(wǎng)卡的高速信號(hào)較多，這樣的疊層結(jié)構(gòu)是很有必要的。

4.3 PCIE 4.0信號(hào)通道鏈路模型的建立

將格式轉(zhuǎn)換后的萬兆網(wǎng)卡PCB導(dǎo)入到Allegro Sigrity的POWERSI中，并定義其×4 PCIE 4.0信號(hào)通道（見圖4）。PCIE 4.0差分信號(hào)共有8對(duì)，分別為TX0、TX1、TX2、TX3、RX0、RX1、RX2和RX3，它們從橋片直接引到金手指上。

圖4 ×4 PCIE 4.0信號(hào)通道

信號(hào)通道定義完成后，通過設(shè)置掃頻參數(shù)（掃頻范圍一般為信號(hào)速率的3倍，因?yàn)镻CIE 4.0信號(hào)傳輸速率為16 Gbit/s，所以掃頻范圍為0～48 GHz），可得到模型的S參數(shù)，×4 PCIE 4.0信號(hào)通道S參數(shù)如圖5所示（限于篇幅，只示出了部分S參數(shù)）。該S參數(shù)描述了8對(duì)PCIE差分信號(hào)在其通道中的行為，以便后續(xù)進(jìn)行時(shí)、頻域仿真。將得到的S參數(shù)導(dǎo)入到ADS中，顯示其通道鏈路模型，×4 PCIE 4.0信號(hào)通道鏈路模型如圖6所示。圖6中模型左側(cè)是連接網(wǎng)絡(luò)控制橋片的端口，右側(cè)是連接金手指的端口。為了保證仿真的有效性，本文的仿真設(shè)定均參照相關(guān)專業(yè)書籍[15]。

圖5 ×4 PCIE 4.0信號(hào)通道S參數(shù)

圖6 ×4 PCIE 4.0信號(hào)通道鏈路模型

4.4 頻域仿真分析

×4 PCIE 4.0信號(hào)通道鏈路模型建立完成后，就可以進(jìn)行時(shí)、頻域仿真分析。在ADS軟件中搭建頻域仿真模型，如圖7所示。因?yàn)镻CIE 4.0差分信號(hào)阻抗為85Ω，單端阻抗為42.5Ω，所以在通道模型每個(gè)端口連接一個(gè)42.5Ω的阻抗。設(shè)置仿真參數(shù)：起始頻率為0 GHz，截止頻率為48 GHz，頻率步進(jìn)為1 GHz（頻率范圍和掃頻范圍一致）。

圖7 頻域仿真模型

由于需要得到8對(duì)PCIE差分信號(hào)的回波損耗和插入損耗，還需要知道其計(jì)算公式，回波損耗和插入損耗的計(jì)算公式[16]如式（1）～（4）所示（以PCIE_TX0為例進(jìn)行說明，另外7對(duì)PCIE差分信號(hào)的回波損耗和插入損耗計(jì)算方法相同）。

在式（1）～（4）中，A表示PCIE_TX0的左端口，B表示PCIE_TX0的右端口，SDD-AA和SDD-BB表示差分信號(hào)PCIE_TX0左、右端口的回波損耗。SDD-AB和SDD-BA表示差分信號(hào)PCIE_TX0左、右端口的插入損耗，一般來說它們相等。

頻域仿真的回波損耗和插入損耗結(jié)果如圖8、9所示。圖8為8對(duì)PCIE 4.0差分信號(hào)左右端口的回波損耗，從圖8中可知，在頻率為50 MHz～1.25 GHz時(shí)，其回波損耗低于-10 dB，在頻率為1.25～2.5 GHz時(shí)，其回波損耗低于-8 dB，在頻率為2.5～8 GHz時(shí)，其回波損耗低于-6 dB，滿足PCIE 4.0協(xié)議規(guī)范對(duì)回波損耗的設(shè)計(jì)要求。

圖8 8對(duì)PCIE 4.0差分信號(hào)兩端口回波損耗

圖9為8對(duì)PCIE 4.0差分信號(hào)左、右端口的插入損耗，從圖9可知，在頻率為8 GHz時(shí)，其插入損耗高于-28 dB，滿足PCIE 4.0協(xié)議規(guī)范對(duì)插入損耗的設(shè)計(jì)要求。

圖9 8對(duì)PCIE 4.0差分信號(hào)兩端口插入損耗

由以上分析可知，8對(duì)PCIE 4.0差分信號(hào)在其通道中的信號(hào)質(zhì)量是合格的。

4.5 時(shí)域仿真分析

在ADS中搭建時(shí)域仿真模型，如圖10所示。在仿真模型中會(huì)運(yùn)用到IBIS-AMI模型，該模型是由美國國家標(biāo)準(zhǔn)協(xié)會(huì)制定的，專門應(yīng)用在信號(hào)完整性仿真中[17]。

圖10 時(shí)域仿真模型

在搭建的時(shí)域仿真模型中，有應(yīng)用到網(wǎng)絡(luò)控制橋片的IBIS-AMI模型，該模型里包含很多子模型，選擇PCIE 4.0發(fā)送與接收子模型導(dǎo)入到TX AMI和RX AMI中，為了能把通道之間的串?dāng)_考慮進(jìn)去，在其他通道的發(fā)送和接受端增加了Xtlk AMI模型，最后，設(shè)置其傳輸速率為16 Gbit/s。

PCIE_TX0的眼圖如圖11所示（限于篇幅只顯示PCIE_TX0的仿真結(jié)果），從圖11可知，眼圖的眼高為112 mV，眼寬為0.59 UI，眼的睜開度較大，抖動(dòng)較小，根據(jù)PCIE 4.0協(xié)議規(guī)范要求可知，眼圖的眼高需大于15 mV，眼寬需大于0.3 UI，因此，從金手指端接收到的PCIE_TX0信號(hào)質(zhì)量是合格的。其他7對(duì)PCIE 4.0信號(hào)時(shí)域的仿真結(jié)果如表2所示。

圖11 PCIE_TX0的眼圖

表2 PCIE 4.0信號(hào)時(shí)域仿真結(jié)果

從表2可知，其余7對(duì)PCIE 4.0信號(hào)眼圖的眼高和眼寬均滿足PCIE 4.0協(xié)議規(guī)范對(duì)接收端信號(hào)眼圖的設(shè)計(jì)要求，即從接收端接收到的其余7對(duì)PCIE信號(hào)質(zhì)量是合格的。

4.6 通道回環(huán)仿真分析

為了進(jìn)一步模擬PCIE 4.0信號(hào)更長鏈路時(shí)的傳輸情況，本文對(duì)其進(jìn)行了通道回環(huán)仿真分析，即將PCIE 4.0信號(hào)中對(duì)應(yīng)的TX信號(hào)和RX信號(hào)做環(huán)路仿真。通道回環(huán)仿真又分為頻域回環(huán)仿真和時(shí)域回環(huán)仿真。

4.6.1 頻域回環(huán)仿真分析

在ADS中搭建頻域回環(huán)仿真模型，如圖12所示。由于TX信號(hào)和RX信號(hào)進(jìn)行了環(huán)路傳輸，因此PCIE 4.0信號(hào)由原先的8個(gè)通道變成了4個(gè)通道。仿真參數(shù)與頻域仿真參數(shù)相同，回波損耗和插入損耗的仿真結(jié)果分別如圖13、14所示。

圖12 頻域回環(huán)仿真模型

從圖13可知，SDD11和SDD22、SDD33和SDD44、SDD55和SDD66、SDD77和SDD88分別是TX0和RX0、TX1和RX1、TX2和RX2、TX3和RX3回環(huán)傳輸通道的兩端回波損耗，它們?cè)陬l率為50 MHz～1.25 GHz時(shí)，回波損耗低于-10 dB，在頻率為1.25～2.5 GHz時(shí)，回波損耗低于-8 dB，在頻率為2.5～8 GHz時(shí)，回波損耗低于-6 dB，滿足PCIE 4.0協(xié)議規(guī)范對(duì)回波損耗的設(shè)計(jì)要求。從圖13還可以發(fā)現(xiàn)，隨著頻率的升高，端口阻抗會(huì)越來越不匹配，導(dǎo)致回波損耗在高頻處出現(xiàn)惡化。從圖14中可知，SDD12和SDD21、SDD34和SDD43、SDD56和SDD65、SDD78和SDD87分別是TX0和RX0、TX1和RX1、TX2和RX2、TX3和RX3回環(huán)傳輸通道的兩端插入損耗，在頻率為8 GHz時(shí)，插入損耗高于-28 dB，滿足PCIE 4.0協(xié)議規(guī)范對(duì)插入損耗的設(shè)計(jì)要求。從圖14還可以發(fā)現(xiàn)，隨著頻率的升高，插入損耗越來越大，傳輸?shù)挠杏眯盘?hào)越來越小。綜上可知，4個(gè)回環(huán)通道中的PCIE差分信號(hào)質(zhì)量是合格的。

圖13 回波損耗仿真結(jié)果

圖14 插入損耗仿真結(jié)果

4.6.2 時(shí)域回環(huán)仿真分析

在ADS中搭建時(shí)域回環(huán)仿真模型，如圖15所示。限于篇幅，本文只顯示TX0和RX0的時(shí)域回環(huán)仿真模型。仿真參數(shù)與時(shí)域仿真參數(shù)相同，仿真結(jié)果如圖16～19所示。

圖15 時(shí)域回環(huán)仿真模型

圖16 信號(hào)TX0和RX0通道回環(huán)眼圖

圖17 信號(hào)TX1和RX1通道回環(huán)眼圖

圖18 信號(hào)TX2和RX2通道回環(huán)眼圖

圖19 信號(hào)TX3和RX3通道回環(huán)眼圖

從圖16～19可知，4個(gè)回環(huán)通道的眼圖參數(shù)分別為眼高92 mV、眼寬0.61 UI，眼高67 mV、眼寬0.39 UI，眼高59 mV、眼寬0.43 UI，眼高34 mV、眼寬0.36 UI，從PCIE 4.0協(xié)議規(guī)范中可知，眼高需大于15 mV，眼寬需大于0.3 UI，因此4個(gè)回環(huán)通道的眼圖均滿足要求。進(jìn)一步分析TX0和RX0回環(huán)通道的眼圖，其眼寬和眼高均較大，抖動(dòng)不明顯，信號(hào)質(zhì)量較好。其他3個(gè)回環(huán)通道的眼圖，眼寬和眼高均較小，抖動(dòng)較明顯，可能是由于信號(hào)周圍接地過孔過少，但是基本滿足要求。由以上分析可知，4個(gè)回環(huán)通道的接收端PCIE信號(hào)質(zhì)量是合格的。

5 結(jié)論

本文利用Allegro Sigrity和ADS仿真軟件對(duì)萬兆網(wǎng)卡中的PCIE 4.0信號(hào)進(jìn)行信號(hào)完整性仿真分析。由時(shí)域、頻域和回環(huán)仿真分析可知，萬兆網(wǎng)卡PCB中的×4 PCIE 4.0信號(hào)走線滿足設(shè)計(jì)要求。由此可見，本文提出的仿真分析方法可驗(yàn)證所設(shè)計(jì)的PCB是否符合設(shè)計(jì)要求，進(jìn)而能縮短研發(fā)周期、減少成本并提高產(chǎn)品設(shè)計(jì)的成功率。