楊煌虹，姚 佳，陳翰民，馮秀平，曾偉，武 華

(贛南師范大學(xué) 物理與電子信息學(xué)院,江西 贛州 341000)

近年來，隨著CMOS工藝技術(shù)的快速發(fā)展，許多CMOS傳感器逐漸朝著低噪聲、寬增益的方向發(fā)展.在CMOS圖像傳感器領(lǐng)域，模擬前端一般為CDS-PGA-ADC結(jié)構(gòu)[1]，在CMOS圖像傳感器輸出與ADC輸入之間增加一個(gè)PGA，通過它將CMOS圖像傳感器的輸出信號(hào)調(diào)整到ADC的最佳輸入范圍，能提高CMOS圖像傳感器性能并擴(kuò)展其功能[2]，因此設(shè)計(jì)一個(gè)具有寬增益范圍的PGA具有良好的應(yīng)用前景.

傳統(tǒng)PGA以單級(jí)運(yùn)放組成的開環(huán)結(jié)構(gòu)為主，此類結(jié)構(gòu)具有良好的穩(wěn)定性和響應(yīng)速度，但只能實(shí)現(xiàn)較小范圍的增益控制.魏聰[3]采用單級(jí)cascode結(jié)構(gòu)運(yùn)算放大器作為其主運(yùn)算放大器，反饋增益調(diào)節(jié)采用可編程開關(guān)電容陣列結(jié)構(gòu)，電路具有較快的響應(yīng)速度和穩(wěn)定性，但最高只能實(shí)現(xiàn)8倍增益的PGA系統(tǒng)設(shè)計(jì).Amico[4]提出了一種帶源極負(fù)反饋的共源級(jí)為主運(yùn)放的可變?cè)鲆娣糯笃?，具有低功耗和高精度等?yōu)點(diǎn)，但也只能實(shí)現(xiàn)0～20 dB的增益范圍，且具有不可忽視的噪聲干擾.楊江[5]所提出的可編程增益放大器基于帶有并聯(lián)負(fù)反饋的開環(huán)結(jié)構(gòu)，可以在較低功耗下獲得較大的帶寬，實(shí)現(xiàn)了0～60 dB的增益范圍，但結(jié)構(gòu)復(fù)雜，控制電路繁瑣，不易于集成.

本文設(shè)計(jì)的PGA采用以PMOS輸入的折疊式共源共柵結(jié)構(gòu)和共源結(jié)構(gòu)的二級(jí)級(jí)聯(lián)，通過采用二進(jìn)制編碼方式控制反饋電阻變化的閉環(huán)結(jié)構(gòu)，實(shí)現(xiàn)了以6 dB為步進(jìn)，0～60 dB的增益范圍，且結(jié)構(gòu)簡單，具有良好的增益精度，可應(yīng)用于CMOS傳感器模擬前端.

1 系統(tǒng)框架及電路實(shí)現(xiàn)

本文設(shè)計(jì)的可編程增益放大器將輸入信號(hào)通過比較器電路，控制傳輸門開關(guān)來改變反饋電阻值，實(shí)現(xiàn)6 dB步進(jìn)、0～60 dB的增益控制.其中，由于差分對(duì)的不完全匹配導(dǎo)致輸出端的不完全對(duì)稱所引起的直流失調(diào)問題，在反饋網(wǎng)路中添加直流失調(diào)補(bǔ)償模塊來進(jìn)行失調(diào)電壓的補(bǔ)償.另外，設(shè)計(jì)了LDO電源模塊來供應(yīng)其它模塊的正常工作.總體系統(tǒng)框圖如圖1所示.

圖1 系統(tǒng)總體框圖

由于設(shè)計(jì)的增益范圍為0～60 dB，如果采用單一PGA來實(shí)現(xiàn)，則反饋結(jié)構(gòu)極其復(fù)雜，且開關(guān)電路也較為繁瑣[6]，本文采用兩級(jí)PGA分別實(shí)現(xiàn)0～30 dB的增益范圍.通過設(shè)計(jì)具有一定放大倍數(shù)的運(yùn)放結(jié)構(gòu)進(jìn)行反饋控制，從而實(shí)現(xiàn)0～60 dB，6 dB步進(jìn)的增益范圍.

1.1 運(yùn)算放大器的設(shè)計(jì)

運(yùn)放是組成PGA最基本的模塊[7]，為了使PGA的反饋系數(shù)更準(zhǔn)確表達(dá)其放大倍數(shù)，需要設(shè)計(jì)足夠大增益的運(yùn)算放大器；另外，考慮到噪聲干擾和輸出擺幅的問題，選擇以PMOS為輸入的折疊式共源共柵電路加上共源級(jí)放大電路組成二級(jí)運(yùn)放，提供足夠高的增益和理想的輸出擺幅.由于折疊式共源共柵結(jié)構(gòu)存在多個(gè)偏置電壓，使得共模電平難以確定，運(yùn)放難以正常工作，因此引入共模反饋來穩(wěn)定共模信號(hào)，使得電路更容易偏置[8].另外，對(duì)于二級(jí)運(yùn)放容易因電路兩個(gè)極點(diǎn)相隔太近，導(dǎo)致系統(tǒng)不穩(wěn)定，因此采用了密勒補(bǔ)償來維持電路的穩(wěn)定.設(shè)計(jì)的運(yùn)放電路如圖2所示.

圖2 運(yùn)放電路圖

對(duì)于運(yùn)算放大器，輸出阻抗是衡量放大能力的一個(gè)重要參數(shù).本設(shè)計(jì)中的運(yùn)放結(jié)構(gòu)以提升輸出阻抗為目的，根據(jù)對(duì)折疊式共源共柵運(yùn)放進(jìn)行半邊等效電路分析，可以得出：

Rout=(Rup‖Rdown)

(1)

Rup=(gm7+gmb7)ro7ro9

(2)

Rdown=[(gm3+gmb3)ro3(ro1‖ro5)]

(3)

聯(lián)立(1)(2)(3)得，

Rout=[(gm3+gmb3)ro3(ro1‖ro5)‖[(gm7+gmb7)ro7ro9]]

(4)

可知其輸出阻抗非常大，使得運(yùn)放電路具有可觀的增益.

1.2 增益調(diào)節(jié)模塊

運(yùn)放增益級(jí)采用雙輸入雙輸出的閉環(huán)結(jié)構(gòu)，通過二進(jìn)制編碼方式控制反饋電阻的變化來改變?cè)鲆?，增益調(diào)節(jié)示意圖如圖3所示.

圖3 增益調(diào)節(jié)示意圖

1.2.1 傳輸門開關(guān)設(shè)計(jì)

設(shè)計(jì)的PGA采用控制開關(guān)改變反饋電阻實(shí)現(xiàn)可變?cè)鲆?開關(guān)電路可由單個(gè)MOS管或傳輸門構(gòu)成，考慮到單個(gè)晶體管對(duì)輸入信號(hào)范圍有一定限制，且導(dǎo)通電阻會(huì)隨輸入電壓的變化而變化.本設(shè)計(jì)采用CMOS傳輸門結(jié)構(gòu)，利用PMOS和NMOS的導(dǎo)通特性從而實(shí)現(xiàn)較低的導(dǎo)通電阻，且滿足大范圍輸入電壓的要求[9].通過利用反相器與傳輸門電路的搭配，完成一個(gè)較大輸入電壓范圍的開關(guān)電路，電路結(jié)構(gòu)如圖4所示.當(dāng)VC為高電平時(shí)，NMOS和PMOS導(dǎo)通，其等效輸出電阻

圖4 傳輸門電路圖

Rout=Ron(M6)||Rop(M7)=

1/[μnCox(W/L)M6(VDD-VTH,M6)-(μnCox(W/L)M6-μpCox(W/L)M7)Vin-μpCox(W/L)M7|VTH,M7|]

(5)

通過設(shè)計(jì)晶體管M6和M7滿足μnCox(W/L)M6=μpCox(W/L)M7時(shí)，使得導(dǎo)通電阻Rout與不受輸入Vin的影響.另外，設(shè)計(jì)晶體管尺寸滿足(W/L)M7=2 (W/L)M6的要求，使得反饋電阻為千歐數(shù)量級(jí)時(shí)，其導(dǎo)通電阻可忽略不計(jì).

1.2.2 反饋電阻網(wǎng)絡(luò)設(shè)計(jì)

由于需要實(shí)現(xiàn)0～60 dB的寬增益范圍以及6 dB的增益步進(jìn)，考慮到對(duì)增益控制的易操作性，選擇使用分壓式開關(guān)來進(jìn)行控制.反饋電阻網(wǎng)絡(luò)結(jié)構(gòu)如圖5所示，設(shè)計(jì)的反饋電阻R0～R5的阻值分別為160 kΩ、80 kΩ、40 kΩ、20 kΩ、10 kΩ、10 kΩ.以10 kΩ電阻作為輸入電阻，通過控制開關(guān)來調(diào)節(jié)反饋電阻的總阻值，從而實(shí)現(xiàn)0～30 dB，6 dB步進(jìn)的增益.當(dāng)沒有開關(guān)導(dǎo)通時(shí)，增益最大達(dá)到30 dB，隨著開關(guān)從S0～S4逐個(gè)導(dǎo)通，增益從30 dB以6 dB為步長依次降低，直到所有開關(guān)均導(dǎo)通時(shí)，有最小增益0 dB.

圖5 反饋電阻網(wǎng)絡(luò)結(jié)構(gòu)圖

1.3 直流失調(diào)補(bǔ)償模塊設(shè)計(jì)

由于工藝誤差會(huì)帶來輸入差分對(duì)的失配，導(dǎo)致直流失調(diào)問題，通過引入DC-OC模塊進(jìn)行補(bǔ)償.傳統(tǒng)補(bǔ)償方法主要有交流耦合、開關(guān)電容結(jié)構(gòu)、低通負(fù)反饋和數(shù)字校準(zhǔn)幾種直流失調(diào)的補(bǔ)償措施[10].通過對(duì)總體電路的頻率特性影響以及設(shè)計(jì)復(fù)雜度的綜合考慮，采用低通負(fù)反饋結(jié)構(gòu)來實(shí)現(xiàn)直流失調(diào)補(bǔ)償.DC-OC模塊電路圖如圖6所示，在模擬信號(hào)的輸出到輸入之間加入低通濾波器，形成負(fù)反饋，再與輸入管的低頻信號(hào)相減，整個(gè)電路呈現(xiàn)出高通特性，對(duì)直流和低頻信號(hào)進(jìn)行衰減，從而減小輸入端的直流失調(diào)量.

圖6 DC-OC模塊電路圖

在輸出到輸入之間引入低通濾波器，形成負(fù)反饋.低通濾波器的截止頻率很低，將輸出端的低頻和直流信號(hào)通過低通濾波器取出，再經(jīng)過跨導(dǎo)單元放大后，在輸入管經(jīng)過糾正電阻進(jìn)行低通信號(hào)的衰減，從而減小輸入端的直流失調(diào)量[11].其中，跨導(dǎo)單元由OTA組成；糾正電阻阻值越大，直流失調(diào)的補(bǔ)償能力越強(qiáng)，但帶來的熱噪聲越大.另外，為了不影響有用信號(hào)的傳輸，高頻特性需要有很低的高通截止頻率[12].但高通截止頻率太低會(huì)導(dǎo)致直流失調(diào)電路的建立時(shí)間越長，環(huán)路的響應(yīng)時(shí)間很慢，即低通負(fù)反饋消除直流失調(diào)會(huì)存在高通帶寬和環(huán)路響應(yīng)速度的折中.

1.4 比較器設(shè)計(jì)

比較器是進(jìn)行邏輯控制的重要電路，將一個(gè)輸入信號(hào)與參考信號(hào)做比較，經(jīng)過電路轉(zhuǎn)換成二進(jìn)制信號(hào)，輸出比較器的處理結(jié)果.本文利用電阻分壓式結(jié)構(gòu)與參考電壓進(jìn)行比較的輸出結(jié)果來控制開關(guān)，采用靜態(tài)開環(huán)比較器即可.通過綜合考慮比較器的增益，失調(diào)電壓和精度等性能，設(shè)計(jì)的比較器電路如圖7所示，采用以PMOS差分對(duì)輸入的OTA和共源級(jí)的二級(jí)級(jí)聯(lián)結(jié)構(gòu)來實(shí)現(xiàn)電壓比較的功能.

圖7 比較器電路圖

1.5 LDO電源模塊設(shè)計(jì)

為滿足較大輸入電壓波動(dòng)的應(yīng)用領(lǐng)域和穩(wěn)定合適的工作電壓，設(shè)計(jì)了低壓差線性穩(wěn)壓器(low dropout regulator，LDO)，LDO電路如圖8所示，通過負(fù)反饋來維持穩(wěn)定的輸出電壓.

圖8 LDO模塊結(jié)構(gòu)圖

考慮到等效輸入噪聲以及輸出擺幅的影響，采用PMOS充當(dāng)功率管.另外，由于功率管的柵極與漏極作為電路的兩個(gè)極點(diǎn)且頻率相差較小，則引入密勒補(bǔ)償，增大主極點(diǎn)，拉低輸出極點(diǎn).其中，

Vip=Vout[R1/(R0+R1)]

(6)

當(dāng)輸出電壓Vout變化引起Vip變化時(shí)，通過將Vip與Vref進(jìn)行比較，進(jìn)而控制功率管的柵極，改變MOS管的導(dǎo)通電阻，進(jìn)而調(diào)整壓降以控制輸出電壓的穩(wěn)定.即

Vout降低→VR1降低→Vip降低→VGS0增大→Ids0增大→Vout增大

2 仿真驗(yàn)證及結(jié)果分析

2.1 比較器輸入輸出特性仿真

通過采用TSMC 0.18μm工藝庫，使用Cadence Spectre對(duì)電路進(jìn)行仿真.對(duì)比較器進(jìn)行DC直流仿真，設(shè)定參考電壓為1.8 V，對(duì)輸入電壓從0～3.3 V進(jìn)行直流掃描，仿真結(jié)果如圖9所示.

圖9 比較器輸入輸出仿真圖

當(dāng)輸入電壓小于1.78 V時(shí)，輸出為低電平，誤差約為0.02 V；當(dāng)輸入電壓大于1.84 V時(shí)，輸出為高電平，誤差約為0.04 V.可以看出，比較器能實(shí)現(xiàn)輸入電壓與參考電壓的比較功能，從而控制反饋環(huán)路的開關(guān).此外，比較器的輸出誤差范圍較小，傳輸特性接近于理想的傳輸特性，可以滿足設(shè)計(jì)要求.

2.2 DC-OC失調(diào)補(bǔ)償仿真

對(duì)直流失調(diào)補(bǔ)償模塊進(jìn)行AC仿真，在引入反饋網(wǎng)絡(luò)后，當(dāng)PGA的設(shè)計(jì)增益為18 dB檔位時(shí)，波特圖如圖10所示.可以看出，DC-OC模塊實(shí)現(xiàn)了低頻直流信號(hào)的衰減，對(duì)0～100 hz的低頻信號(hào)具有明顯的抑制效果，可以實(shí)現(xiàn)直流失調(diào)信號(hào)的補(bǔ)償，功能滿足設(shè)計(jì)要求.

圖10 加入反饋的DC-OC波特圖

2.3 增益控制仿真

通過采用兩級(jí)30 dB級(jí)聯(lián)實(shí)現(xiàn)60 dB，6 dB步進(jìn)的PGA，建立好靜態(tài)工作點(diǎn)后，對(duì)整體模塊進(jìn)行AC仿真，通過對(duì)輸入電壓進(jìn)行掃描，可以得到11個(gè)增益值，其輸出結(jié)果如圖11所示.可以看出，增益步進(jìn)穩(wěn)定在6 dB左右，且增益誤差小于調(diào)節(jié)精度的1/2LSB，實(shí)現(xiàn)了設(shè)計(jì)功能.

圖11 增益控制模塊仿真圖

2.4 LDO性能仿真

本設(shè)計(jì)的LDO模塊，為整體電路的各個(gè)模塊提供穩(wěn)定的工作電壓，仿真結(jié)果如圖12所示.對(duì)LDO電路進(jìn)行瞬態(tài)響應(yīng)仿真，最大過沖電壓為242 mV，最低跌落電壓為75 mV，輸出電壓能穩(wěn)定在3.035 V，具有良好的性能指標(biāo)，滿足設(shè)計(jì)要求.

圖12 LDO輸入輸出仿真圖

3 結(jié)論

設(shè)計(jì)一種應(yīng)用于CMOS傳感器模擬前端的寬增益范圍PGA，基于TSMC 0.18 μm工藝，使用Cadence Spectre對(duì)電路進(jìn)行了仿真驗(yàn)證.設(shè)計(jì)的比較器電路的參考電壓為1.8 V，當(dāng)輸入電壓小于1.78 V時(shí)，輸出為低電平，誤差為0.02 V；當(dāng)輸入電壓大于1.84 V時(shí)，輸出為高電平，誤差約為0.04 V，電路具有良好的精度；DC-OC模塊能夠?qū)崿F(xiàn)直流失調(diào)量的抑制.另外，LDO能夠?yàn)槠渌K提供3 V的穩(wěn)定工作電壓，滿足實(shí)際需求.設(shè)計(jì)的PGA實(shí)現(xiàn)了在0～60 dB范圍內(nèi)以6 dB為步進(jìn)的增益變化，且增益誤差小于調(diào)節(jié)精度的1/2LSB.