任勇峰，王麗蓉，王淑琴，劉東海

(1.中北大學(xué) 電子測試技術(shù)國家重點實驗室，山西 太原 030051；2.中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點實驗室，山西 太原 030051)

0 引言

在我國的航空領(lǐng)域，遙測數(shù)據(jù)處理系統(tǒng)更多的是對信號的事后處理，沒有達到對環(huán)境因素的實時分析效果，且多數(shù)對遙測數(shù)據(jù)的實時頻域分析僅為固定時間段內(nèi)或固定指令下的分析值，缺乏連續(xù)性和可靠性[1]。速變參數(shù)預(yù)處理裝置采用在線數(shù)據(jù)預(yù)處理技術(shù)，對采集數(shù)據(jù)進行預(yù)判篩選，并預(yù)處理優(yōu)先數(shù)據(jù)，將數(shù)據(jù)從時域轉(zhuǎn)換到頻域，大大壓縮了數(shù)據(jù)傳輸量，并實時傳輸頻域結(jié)果，增加了數(shù)據(jù)的連續(xù)性和可靠性[2]。

目前國內(nèi)遙測平臺采用統(tǒng)一硬件加載不同軟件構(gòu)成重組綜合基帶，根據(jù)功能需求加載相應(yīng)軟件工程，速變參數(shù)預(yù)處理裝置也沿用該技術(shù)手段。中北大學(xué)的褚建平等基于DSP+FPGA 設(shè)計了遙測數(shù)據(jù)實時譜分析卡，實現(xiàn)了對高頻振動信號、沖擊信號的實時處理，但是該設(shè)計沒有集成前端的采集模塊，僅完成數(shù)據(jù)處理環(huán)節(jié)[3-4]；蔡亦清等人針對四軸飛行器的功能要求，提出了基于DSP+FPGA 的雙核控制器，但硬件接口設(shè)計復(fù)雜，不利于實現(xiàn)設(shè)備小型化[5]。

本文的速變參數(shù)預(yù)處理裝置基于DSP+FPGA 設(shè)計，其中DSP 負責(zé)數(shù)據(jù)處理及計算，F(xiàn)PGA 負責(zé)接口及外設(shè)控制，按照功能將硬件設(shè)計劃分為對外接口模塊、數(shù)據(jù)處理模塊和供電模塊，三者間通過柔性板連接，實現(xiàn)了硬件的小型化，符合飛行器遙測系統(tǒng)對測試設(shè)備的要求。

1 整體設(shè)計

速變參數(shù)預(yù)處理裝置目前可在線處理3 種信號：振動、沖擊和噪聲信號[6-7]。不同信號基于同一硬件平臺，通過加裝不同的軟件工程，實現(xiàn)相應(yīng)的處理功能。在線預(yù)處理裝置針對上述3 類參數(shù)的模擬信號，經(jīng)濾波處理后進行實時采樣，并對采樣后的數(shù)據(jù)進行時域到頻域的處理，處理后的數(shù)據(jù)經(jīng)CAN_FD 接口發(fā)送至外部設(shè)備。

速變參數(shù)預(yù)處理裝置內(nèi)部由3 個模塊構(gòu)成，分別為對外接口模塊、數(shù)據(jù)處理模塊和供電模塊[8]，原理框圖如圖1 所示。對外接口模塊接收3 路模擬信號，經(jīng)信號調(diào)理后，由FPGA 控制采集模塊進行模數(shù)轉(zhuǎn)化，并能將DSP 處理后結(jié)果通過CAN/CAN FD 總線發(fā)送至外部設(shè)備；數(shù)據(jù)處理模塊接收到A/D 轉(zhuǎn)換后數(shù)據(jù)，一路將數(shù)據(jù)打包編幀存儲于Flash 芯片，另一路將數(shù)據(jù)傳輸至DSP 進行時域到頻域的轉(zhuǎn)換，并將轉(zhuǎn)換結(jié)果發(fā)送至CAN/CAN FD總線收發(fā)器，同時FPGA 可接收測試工裝的指令信息；電源模塊將外部輸入5 V 電壓經(jīng)開關(guān)電源轉(zhuǎn)換成各個功能模塊使用的電壓，同時在電源輸入端增加過流熔斷器，防止設(shè)備內(nèi)部出現(xiàn)短路時對外部設(shè)備造成影響。對于數(shù)據(jù)量較大的噪聲數(shù)據(jù)，通過外掛DDR3 高速數(shù)據(jù)緩存來預(yù)防FPGA 內(nèi)部RAM 過載的風(fēng)險[9-10]。

圖1 速變參數(shù)預(yù)處理裝置原理框圖

2 硬件電路設(shè)計

2.1 CAN/CAN FD 總線接口設(shè)計

為減少PCB 板面積，提高接口通用化，CAN/CAN FD總線接口采用Xilinx XC7A100T FPGA 內(nèi)部的CAN FD核作為邏輯控制器，其支持CAN 和CAN FD 兩種數(shù)據(jù)格式，CAN FD 格式數(shù)據(jù)傳輸速率最高8 Mb/s，解決了傳統(tǒng)CAN 總線帶寬受限的問題[11]；接口收發(fā)芯片PHY 采用A/D 公司的5 kVrms 信號和電源隔離式CAN FD 收發(fā)器ADM3055E，其內(nèi)部集成隔離電源轉(zhuǎn)換模塊，集成度高，數(shù)據(jù)傳輸速率最高12 Mb/s，同時向后兼容CAN 協(xié)議，具有±40 V 總線故障保護功能。CAN/CAN FD 總線接口電路如圖2 所示。

圖2 CAN/CAN FD 總線接口電路設(shè)計

2.2 DSP 和FPGA 通信接口設(shè)計

在數(shù)據(jù)處理的過程中，DSP 和FPGA 需要進行大量的數(shù)據(jù)傳輸，兩者間的數(shù)據(jù)交互速度將影響設(shè)備數(shù)據(jù)處理的可靠性和實時性能。如圖3 所示，DSP 和FPGA 芯片作為電路設(shè)計的關(guān)鍵部分[12]，分別使用TMS320C6747、XC7A100T，設(shè)計采用外部存儲器接口EMIFA 作為DSP與FPGA 高速數(shù)據(jù)傳輸接口[13]，可提供10 MHz 的穩(wěn)定讀寫，在16 bit 總線寬度下，則可提供160 Mb/s 的讀寫數(shù)據(jù)，而且FPGA 可以通過EMA_CS[4]訪問地址為0x64-000000～0x65FFFFFF 共計32 MB 的地址空間。此外，還預(yù)留一定數(shù)量的GPIO 接口，滿足數(shù)據(jù)交換過程中監(jiān)測信號、控制信號等的傳輸。

圖3 DSP 與FPGA 處理器連接框圖

2.3 供電接口設(shè)計

FPGA、DSP 和DDR3 芯片對上電順序均有嚴格要求，其供電芯片應(yīng)具備輸出電壓可調(diào)和延緩電源啟動的兩個特征[14]。電源接口電路設(shè)計如圖4 所示，外部輸入電壓5 V 經(jīng)過兩個開關(guān)電源TPS54331 分別轉(zhuǎn)換成1.2 V和3.3 V 供DSP 使用，同時經(jīng)過單個開關(guān)電源LTM4644依次轉(zhuǎn)換成1.0 V、1.5 V、1.8 V 和3.3 V 供FPGA 及其他內(nèi)部電路使用，上電順序均通過配置外圍電路完成[15]。DDR3 的工作電壓1.5 V 則由LTM4644 優(yōu)先提供，待1.5 V輸出電壓穩(wěn)定后，控制TPS51200 輸出其所需的Vref和VTT，滿足DDR3 的上電要求。另外，電源接口電路的5 V電壓輸入端增加熔斷器，當(dāng)內(nèi)部設(shè)備發(fā)生短路時，不影響外部設(shè)備的通信。

圖4 電源接口電路設(shè)計

3 時序邏輯控制

3.1 主控邏輯的整體設(shè)計

速變參數(shù)預(yù)處理裝置的整體邏輯設(shè)計主要分為FPGA 和DSP 模塊，兩者分工明確，F(xiàn)PGA 模塊主要負責(zé)與外部設(shè)備之間的通信，而DSP 模塊則對數(shù)據(jù)進行譜計算，并將數(shù)據(jù)處理結(jié)果反饋給FPGA 模塊。此外，采集的原始數(shù)據(jù)會存儲在FPGA 的Flash 模塊，以便事后數(shù)據(jù)下載。

3.2 算法設(shè)計思路

FPGA 模塊的主要構(gòu)成部分及功能是：AD_ctr 模塊能夠?qū)崟r處理3 路模擬速變參數(shù)，并將各路信號的原始數(shù)據(jù)和譜結(jié)果分別緩存在兩個FIFO 中；DSP_ctr 模塊控制FPGA 與DSP 之間的接口通信；EEPROM_ctr 模塊完成對EEPROM 的讀寫控制，實現(xiàn)測試參數(shù)配置，如速變參數(shù)類型、傳感器靈敏度和沖擊閾值等；Flash_ctr 模塊則實現(xiàn)了對Flash 芯片的邊擦邊寫設(shè)置，實現(xiàn)了循環(huán)存儲控制，使得最大限度保留原始數(shù)據(jù)，供事后分析。

DSP 模塊的主要構(gòu)成部分及功能是：FPGA_ctr 控制DSP 與FPGA 之間的通信，并分別分配原始速變參數(shù)和譜結(jié)果的存儲空間；分別設(shè)計功率譜密度(PSD)、沖擊響應(yīng)譜(ISR)和聲壓級譜密度(SPL)算法模塊，DSP 根據(jù)處理參數(shù)類型調(diào)用對應(yīng)算法模塊；DSP 參數(shù)管理模塊接收FPGA 傳輸?shù)脑O(shè)備參數(shù)以實現(xiàn)數(shù)字量到物理量的轉(zhuǎn)化。振動、沖擊及噪聲信號的時頻轉(zhuǎn)換過程為：功率譜密度算法(PSD)將振動信號的時域信息通過傅里葉變換轉(zhuǎn)換成頻域信息；沖擊響應(yīng)譜算法(ISR)則將沖擊信號的時域頻率點通過加速度響應(yīng)遞歸公式轉(zhuǎn)換為沖擊響應(yīng)譜的點，從而實現(xiàn)時域轉(zhuǎn)換；聲壓級譜密度算法(SPL)求得噪聲信號時域點的功率譜密度后，采用1/3 倍頻程方式計算各頻率帶內(nèi)譜密度之和，并通過聲壓級譜公式計算譜結(jié)果。

速變參數(shù)預(yù)處理裝置工作流程是：系統(tǒng)上電后，根據(jù)功能需求，給設(shè)備加載相應(yīng)軟件工程，驅(qū)動EEPROM_ctr模塊讀取配置參數(shù)并控制傳輸至DSP；待參數(shù)讀取完成后，F(xiàn)PGA 控制接收3 路模擬信號進行A/D 轉(zhuǎn)換，并存儲原始數(shù)據(jù)；當(dāng)存儲量達到設(shè)定值時，DSP 接收觸發(fā)信號并對原始數(shù)據(jù)進行譜計算處理，處理完成后將結(jié)果反饋給FPGA，再通過CANFD 總線按照幀格式發(fā)送給外部設(shè)備。此外，測試工裝的“加載模擬參數(shù)”或“下載原始數(shù)據(jù)”指令通過CAN FD 總線發(fā)送給FPGA。設(shè)備運行過程中，若FPGA 收到指令，則停止當(dāng)前操作，執(zhí)行相應(yīng)指令操作。FPGA 和DSP 內(nèi)部邏輯框圖如圖5 所示。

圖5 FPGA 和DSP 內(nèi)部邏輯框圖

4 算法驗證

速變參數(shù)預(yù)處理裝置的結(jié)構(gòu)設(shè)計小巧，實驗中利用振動、沖擊、噪聲傳感器模擬測試環(huán)境，將速變參數(shù)預(yù)處理裝置的頻域結(jié)果與輸入信號的時域范圍進行對比分析，得出速變參數(shù)預(yù)處理裝置的可靠性[16]。

4.1 功率譜密度算法驗證

將振動傳感器安裝在恩德?？苏駝优_上，振動傳感器輸出信號接入振動變換器中(振動傳感器與振動變換器構(gòu)成的整體的靈敏度為115 mV/g，滿量程為±20 g，零位為2.5 V，通頻帶為20 Hz～2 000 Hz)，將變換器輸出信號接入速變參數(shù)預(yù)處理裝置的X 軸中，在振動臺上設(shè)置對振動傳感器進行掃頻試驗，頻點為20 Hz、100 Hz、160 Hz、1 000 Hz、1 200 Hz、1 600 Hz、1 800 Hz、2 000 Hz、4 000 Hz、5 000 Hz、6 000 Hz、7 000 Hz、8 000 Hz、9 000 Hz、10 000 Hz，下載譜計算結(jié)果和原始數(shù)據(jù)，分析結(jié)果如圖6、圖7 所示。

圖6 所示為速變參數(shù)預(yù)處理裝置采集后的原始數(shù)據(jù)繪圖，從圖中可以看出，在掃頻過程中，X 軸輸入的信號頻率從低到高在變化。

圖6 參數(shù)預(yù)處理裝置原始數(shù)據(jù)繪圖結(jié)果

圖7 所示為譜計算結(jié)果，可以看出在20 Hz、100 Hz、160 Hz、1 000 Hz、1 200 Hz、1 600 Hz、1 800 Hz、2 000 Hz頻點上出現(xiàn)了峰值，即振動變換器的通頻帶20 Hz～2 000 Hz上出現(xiàn)了峰值，與振動傳感器掃頻試驗的頻點一致，由此可得，振動信號譜結(jié)果分析正確。

圖7 功率譜密度結(jié)果繪圖

4.2 沖擊響應(yīng)譜算法驗證

將沖擊傳感器安裝在恩德福克沖擊臺上，沖擊傳感器輸出信號接入沖擊變換器中(沖擊傳感器和沖擊變換器構(gòu)成整體的靈敏度為2.35 mV/g，滿量程為±1 000 g，零位為2.5 V，通頻帶為10 Hz～5 000 Hz)，將變換器輸出信號接入速變參數(shù)預(yù)處理裝置的X 軸中，設(shè)置閾值為3.431 629 6 V，在沖擊臺上設(shè)置對沖擊傳感器進行沖擊試驗，下載譜計算結(jié)果，分析結(jié)果如圖8、圖9 所示。

圖8 所示為用示波器從速變參數(shù)預(yù)處理裝置輸入信號X 軸測試到的沖擊信號圖，沖擊過程中出現(xiàn)兩個脈沖，正向脈沖脈寬約為1 ms，反向脈沖脈寬約為1.2 ms。

圖8 沖擊信號示波器測試圖

圖9 所示為譜計算結(jié)果，可以看出在最高點806 Hz，幅值為3.95 V；次高點508 Hz，幅值為3.43 V，分別對應(yīng)正向和反向兩個沖擊脈沖信號，由此可得，沖擊信號譜結(jié)果分析正確。

圖9 沖擊響應(yīng)譜結(jié)果繪圖

4.3 聲壓譜算法驗證

采用標準聲壓源(250 Hz)輸入噪聲信號至噪聲傳感器，傳感器輸出信號接入噪聲變換器中(噪聲傳感器和噪聲變換器構(gòu)成整體的靈敏度為0.874 mV/Pa，滿量程為155 dB，零位為2.5 V，通頻帶為50 Hz～8 000 Hz)，并將變換器輸出信號接入速變參數(shù)預(yù)處理裝置的X 軸中，下載譜計算結(jié)果，分析結(jié)果如圖10、圖11 所示。

圖10 所示為示波器測試速變參數(shù)預(yù)處理裝置輸入信號X 軸的噪聲信號圖，可以看出，輸入的噪聲信號為250 Hz 的正弦信號；圖11 所示為譜計算結(jié)果，圖中噪聲信號幅值最大為159.5 dB，其對應(yīng)的信號頻率為250 Hz，與輸入信號的頻率一致，由此可得，噪聲信號譜結(jié)果分析正確。

圖10 噪聲信號示波器測試圖

圖11 噪聲信號譜計算結(jié)果

綜上所述，功率譜密度(PSD)、沖擊響應(yīng)譜(ISR)和聲壓級譜(SPL)算法都具有一定的可靠性，其處理結(jié)果均與輸入信號一致。此外，通過測試工裝上位機軟件，分別下載了3 種信號的原始數(shù)據(jù)及譜計算處理結(jié)果，并對各信號數(shù)據(jù)壓縮量進行了計算，其中，振動信號的數(shù)據(jù)量壓縮了約97.44%，沖擊信號的數(shù)據(jù)量壓縮了約85.6%，噪聲信號的數(shù)據(jù)量壓縮了約99.29%，能夠大大減少數(shù)據(jù)傳輸量。

5 結(jié)論

本設(shè)計的速變參數(shù)預(yù)處理裝置實現(xiàn)了對振動、沖擊及噪聲信號的在線處理，有效地將采集信號從時域轉(zhuǎn)換為頻域，大大壓縮了數(shù)據(jù)傳輸量。利用MATLAB 軟件，驗證了速變參數(shù)預(yù)處理裝置算法的可行性，并將處理結(jié)果與專業(yè)譜算法結(jié)果進行對比得出：功率譜密度算法、沖擊響應(yīng)譜密度算法以及聲壓級譜密度算法與標準算法之間的誤差在5%以內(nèi)，而功率譜密度算法、沖擊響應(yīng)譜密度算法的誤差主要來源于濾波器的設(shè)計，由于聲壓級譜密度算法的參考結(jié)果中沒有涉及未濾波頻段的結(jié)果，因此無法得出濾波器是否對處理結(jié)果存在影響，在通頻帶內(nèi)聲壓級譜密度算法的最大誤差為3.4%。由于噪聲數(shù)據(jù)量大，硬件電路在FPGA 端設(shè)計了DDR，但是DDR 的使用會影響噪聲數(shù)據(jù)的運算速率，因此后續(xù)將優(yōu)化電路設(shè)計，減小對DSP 運算速度的影響。