林文成，董鄭宇，李瓊

(中國電子科技集團(tuán)公司第五十二研究所，浙江 杭州 310012)

0 引言

按標(biāo)準(zhǔn)的雷達(dá)頻率命名法[1]，L 波段是指1 000～2 000 MHz 的無線電電波波段。按傳統(tǒng)實(shí)現(xiàn)方式[2]，先采用射頻模擬下變頻模塊在模擬端將1 000～2 000 MHz 變頻到100～1 100 MHz，然后采用低采樣率的ADC 進(jìn)行信號(hào)的采集。此方法由于采用了大量的包括低噪放、濾波器、衰減器和本振電路等模擬器件[3]，考慮到模擬器件本身易受干擾和有源器件容易引入噪聲等因素，會(huì)大大降低系統(tǒng)的無雜散動(dòng)態(tài)范圍(Spurious-Free Dynamic Range，SFDR)值，一般只能做到50～55 dBFS。本文提出了全新的一種真正實(shí)現(xiàn)L 波段全頻段射頻直采的設(shè)計(jì)方案，采用超高采樣率(采樣率達(dá)到6 GS/s)的ADC 芯片實(shí)現(xiàn)射頻直采，不但簡(jiǎn)化了前端的采樣電路，而且使SFDR 提高到了65～70 dBFS。

1 存儲(chǔ)系統(tǒng)中的射頻采集存儲(chǔ)方案

存儲(chǔ)系統(tǒng)中傳統(tǒng)的射頻采集存儲(chǔ)方案如圖1 所示。

圖1 傳統(tǒng)數(shù)據(jù)采集存儲(chǔ)方案

從圖1 中可以看出，方案中主要板卡包括射頻下變頻模塊[4]、中頻模擬采集模塊、存儲(chǔ)控制單元和電源模塊等。此方案不但使得存儲(chǔ)系統(tǒng)變得復(fù)雜，板卡數(shù)量較多，同時(shí)性能上受到了比較大的影響。

本項(xiàng)目采用如圖2 所示方案，與圖1 對(duì)比可知，本方案中少了射頻下變頻模塊和中頻模擬采集模塊，取而代之為射頻直采模塊，大大降低了前端電路設(shè)計(jì)的復(fù)雜度。另外，射頻直采模塊主要由單片ADC+FPGA 架構(gòu)組成，硬件成本在5 萬元左右。兩個(gè)方案的成本相差大概在7.5萬元。

圖2 本文采用的數(shù)據(jù)采集存儲(chǔ)方案

根據(jù)Nyquist 采樣定理，fs≥2fh[5]，為了實(shí)現(xiàn)L 波段的全頻段射頻直采，采樣率需要滿足fs≥4 000 MHz，為了得到更好SFDR 性能，本文將采用fs=6 000 Mz 來實(shí)現(xiàn)L波段的全頻段射頻直采。本文采用ADC 芯片為ADI 公司的AD9213BBPZ-10G。該芯片支持最大的采樣率為10.25 GS/s，量化位數(shù)為12 bit，最大接收帶寬為6.5 GHz(-3 dB)，SFDR值為70 dBFS，接收帶寬滿足L 波段的設(shè)計(jì)需求。下面描述具體設(shè)計(jì)實(shí)現(xiàn)方案。

2 射頻直采方案硬件設(shè)計(jì)

2.1 時(shí)鐘電路

傳統(tǒng)時(shí)鐘電路采用超低抖動(dòng)自帶有支持JESD204B[6]總線的專用時(shí)鐘芯片實(shí)現(xiàn)，但是目前采樣率已達(dá)6 GS/s以上，市面上單片的時(shí)鐘芯片解決方案已無法滿足需求，需要采用多芯片級(jí)聯(lián)構(gòu)建的方式實(shí)現(xiàn)，具體實(shí)現(xiàn)框圖如圖3 所示。

圖3 時(shí)鐘電路原理框圖

多芯片級(jí)聯(lián)構(gòu)建電路有如下特點(diǎn)：

(1)支 持JESD204B總線。

(2)輸出的頻率范圍靈活可調(diào)，輸出范圍更寬。既能兼容單芯片的方案，也能滿足采樣率不斷提高的使用要求。

(3)具備高可塑性，通過簡(jiǎn)單的模塊更換，可以實(shí)現(xiàn)更高頻率的輸出，滿足不同項(xiàng)目的不同采樣率的使用需求。

頻率綜合器采用ADI 公司的ADF4372，單芯片集成鎖相環(huán)(Phase-Locked Loop，PLL)，超低抖動(dòng)值(38 fs)[7]，輸出通道有3 路，其中一路最高輸出頻率為16 000 MHz，剩余兩路最高輸出頻率為8 000 MHz，內(nèi)部集成固定分頻比電路，分別是1/2/4/8/16/32/64。本設(shè)計(jì)中，采樣率設(shè)計(jì)為6 GS/s，ADF4372 輸出1 路Device Clock 給時(shí)鐘分配器，由分配器分成多路Device Clock 送給多片ADC作為ADC 的采樣時(shí)鐘。時(shí)鐘分配器采用ADC 公司的HMC987，支持最高工作頻率為8 000 MHz，可以將1 路時(shí)鐘通過內(nèi)部分配輸出9 路時(shí)鐘。

時(shí)鐘分頻器采用TI 公司的LMK04828，LMK04828 時(shí)鐘芯片是一款專用的JESD204B 超低抖動(dòng)時(shí)鐘芯片，Device Clock 和SYSREF Clock 是成對(duì)輸出的。由于其最高輸出頻率只能達(dá)到3 080 MHz，無法滿足本項(xiàng)目的需求，但是可以運(yùn)用其內(nèi)部的分頻電路和SDCLK 和DCLK 是成對(duì)輸出的特性，作為Clock FPGA 和SYSREF FPGA 的輸出接口。

前端采用高頻率穩(wěn)定度的晶振，晶振頻率為100 MHz，頻率穩(wěn)定度達(dá)0.5 ppm。

整個(gè)電路工作原理如下：晶振產(chǎn)生的時(shí)鐘輸入給頻率綜合器，頻率綜合器產(chǎn)生兩路時(shí)鐘，分別為6 000 MHz和1 500 MHz，6 000 MHz 送給時(shí)鐘分配器，分配給多個(gè)ADC 使用，1 500 MHz 送給時(shí)鐘分頻器，輸出SYSREF Clock、SYSREF FPGA、Clock FPGA 分別給ADC 和FPGA使用。此電路設(shè)計(jì)既保證了各時(shí)鐘的同源性，又滿足了ADC 采樣時(shí)鐘和JESD204B 總線對(duì)不同頻率時(shí)鐘的需求。

2.2 射頻采集電路

本文采用ADI 公司生產(chǎn)的最新ADC 器件AD9213-BBPZ-10G，為了減少前端模擬電路對(duì)采樣性能的影響，整個(gè)前端電路采用以巴倫為主要器件的無源器件搭建而成，如圖4 所示，巴倫為一種三端口器件，實(shí)現(xiàn)將匹配輸入轉(zhuǎn)換為差分輸出而實(shí)現(xiàn)平衡傳輸線電路與不平衡傳輸線電路之間的連接的寬帶射頻傳輸線變壓器[8]。

圖4 前端采集原理框圖

輸入的射頻信號(hào)通過巴倫轉(zhuǎn)換為差分信號(hào)后，再通過交流耦合電容送給ADC 器件，耦合電容的值需要依據(jù)實(shí)際工作頻率值進(jìn)行選取。公式如下：

其中f 為最小工作頻率；Zc為電容中的等效串聯(lián)電阻(ESR)，一般小于1 Ω。L 波段電路中優(yōu)選COG(NPO)材質(zhì)的大封裝電容，大封裝尺寸的比小封裝尺寸的電容頻率特性要好。

2.3 FPGA 處理電路

ADC 器件的后端接入現(xiàn)場(chǎng)可編程邏輯門陣列(Field Programmable Gate Array，F(xiàn)PGA)，F(xiàn)PGA 選用Xilinx 公司的VIRTEX 7 系列690T 芯片。為了保證在全帶寬模式下正常工作，將ADC 的16Lane 接入FPGA 的GTH 總線上。VIRTEX 7 系列690T 芯片最多含有80 GTH 收發(fā)器，最高速率支持13.1 Gb/s，滿足JESD204B總線7.5 Gb/s 的總線速率要求。

3 射頻直采方案軟件設(shè)計(jì)

如圖5 所示，本系統(tǒng)通過在V7_690T FPGA 內(nèi)嵌入MicroBlaze 處理器軟核并運(yùn)行配置控制程序?qū)崿F(xiàn)對(duì)時(shí)鐘芯片ADF4372、LMK04828 和ADC 芯片AD9213 進(jìn)行配置控制。利用Xilinx JESD204 IP 核搭建如圖6 所示的Block Design 框圖[9]，實(shí)現(xiàn)與AD9213 JESD204Bx16 接口對(duì)接，接口協(xié)議采用JESD204B Subclass1。

圖5 系統(tǒng)實(shí)現(xiàn)簡(jiǎn)圖

圖6 FPGA_JESD204Bx16 接收端Block Design 框圖

AD9213 內(nèi)部結(jié)構(gòu)簡(jiǎn)圖如圖7 所示，其內(nèi)部自帶數(shù)字下變頻(Digital Down Converter，DDC)功能模塊，使用時(shí)可以根據(jù)需求配置相關(guān)寄存器選擇JESD204B 輸出數(shù)據(jù)源。AD9123 可以預(yù)設(shè)16 種固定中心頻率，通過GPIO 或者SPI 寄存器進(jìn)行切換，此種切換不需要對(duì)JESD204B 鏈路重新進(jìn)行同步，若需要設(shè)置其他非預(yù)設(shè)的中心頻率，則需要對(duì)JESD204B 鏈路進(jìn)行重新同步操作，整體響應(yīng)時(shí)間較慢。本設(shè)計(jì)為了靈活配置中心頻率且加快響應(yīng)速度，使AD9213 工作在全帶寬采集模式下，在后端的FPGA中實(shí)現(xiàn)DDC 功能。

圖7 AD9213 內(nèi)部結(jié)構(gòu)簡(jiǎn)圖

對(duì)JESD204B 接收的數(shù)據(jù)按照J(rèn)ESD204B 協(xié)議標(biāo)準(zhǔn)幀組成格式進(jìn)行解析即可得到原始采集的中頻信號(hào)。FPGA 端實(shí)現(xiàn)DDC 功能框圖如圖8 所示，由于AD9213的采集帶寬較大，若按照典型的單路數(shù)據(jù)進(jìn)行混頻運(yùn)算勢(shì)必需要非常高的時(shí)鐘頻率，故需要采用并行NCO 混頻設(shè)計(jì)，然后對(duì)混頻后的I、Q 數(shù)據(jù)結(jié)果進(jìn)行并行濾波、抽取。根據(jù)使用效果將不同的NCO 混頻參數(shù)傳遞至并行混頻模塊即可實(shí)現(xiàn)動(dòng)態(tài)切換中心頻率的效果。

圖8 DDC 算法原理框圖

并行NCO 混頻算法實(shí)現(xiàn)的原理推導(dǎo)過程如下[10-11]：

典型的混頻運(yùn)算數(shù)學(xué)公式如下：

其中FC表示中心頻率，F(xiàn)S表示采樣頻率。

當(dāng)采樣數(shù)據(jù)按照并行輸入時(shí)，令n=k+n'S(k 為某時(shí)刻的并行點(diǎn)序號(hào)，k=1，2，3，…，S；S 為并行采樣點(diǎn)個(gè)數(shù))，則可到如下公式：

對(duì)上式進(jìn)行三角函數(shù)展開即可得到如圖9 所示的算法框圖的計(jì)算過程。

圖9 并行NCO 混頻算法框圖

4 系統(tǒng)性能分析和實(shí)測(cè)

在存儲(chǔ)系統(tǒng)中，將前端射頻直采的數(shù)據(jù)送至存儲(chǔ)控制單元進(jìn)行存儲(chǔ)，并通過存儲(chǔ)控制單元的網(wǎng)絡(luò)接口，可以將已存儲(chǔ)的數(shù)據(jù)進(jìn)行快速地卸載到分析設(shè)備中，以便于后續(xù)的數(shù)據(jù)分析和處理。當(dāng)對(duì)1 路射頻模擬信號(hào)進(jìn)行直采時(shí)，采樣率fs采用6 000 MS/s，在1 000 MHz 進(jìn)行全帶寬采集時(shí)，記錄的存儲(chǔ)帶寬計(jì)算可得：6 000 MS/s×(12 bit/8)=9 000 MB/s，單路的存儲(chǔ)帶寬為9 000 MB/s；單路按1 000 MHz 帶寬進(jìn)行數(shù)字下變頻后所得I/Q 數(shù)據(jù)(抽取倍數(shù)4 倍，采樣率下降到1 500 MS/s)可得采集存儲(chǔ)帶寬為9 000/4×2=4 500 MB/s。

整個(gè)系統(tǒng)選用Intel i7 CPU 控制器+FPGA 可編程邏輯器件作為主控元件。采用基于FPGA 的高速串行總線和PCIE 互連技術(shù)的高性能存儲(chǔ)系統(tǒng)構(gòu)架實(shí)現(xiàn)數(shù)據(jù)的快速傳輸。詳細(xì)實(shí)現(xiàn)框圖如圖10 所示。

圖10 詳細(xì)系統(tǒng)框圖

FPGA 自帶的GTH 高速串行總線接口按8.0 Gb/s速率進(jìn)行傳輸，每組GTH X4 接口傳輸帶寬理論可達(dá)4 GB/s，按RapidIO 協(xié)議工作時(shí)的損耗，1 組X4 接口實(shí)際傳輸帶寬具備3.2 GB/s 傳輸能力，射頻直采模塊用2 組X4 RapidIO 接口的存儲(chǔ)帶寬可達(dá)6 400 MB/s，滿足前端4 500 MB/s 的采集存儲(chǔ)帶寬。

射頻直采模塊將數(shù)據(jù)送往存儲(chǔ)控制單元，存儲(chǔ)控制單元主要由Intel i7 CPU 控制器和m.2 電子盤組成，m.2電子盤采用PCIE3.0 X4 接口完成高速的數(shù)據(jù)存儲(chǔ)。PCIE3.0 按8 Gb/s 速率進(jìn)行傳輸，一組PCIE3.0 X4 接口傳輸帶寬理論可達(dá)4 000 MB/s，按64%效率進(jìn)行計(jì)算，其實(shí)際可用帶寬為2 560 MB/s，因此采用2 組m.2 電子盤的存儲(chǔ)帶寬可達(dá)5 120 MB/s，滿足前端4 500 MB/s 的存儲(chǔ)帶寬。因此整個(gè)系統(tǒng)的采集處理和存儲(chǔ)同步進(jìn)行時(shí)，實(shí)時(shí)效率可達(dá)100%，能將采集的數(shù)據(jù)實(shí)時(shí)完全地存儲(chǔ)下來。

系統(tǒng)實(shí)際測(cè)試的數(shù)據(jù)如圖11～圖13 所示，圖中為L(zhǎng)波段不同頻點(diǎn)的射頻直采頻譜圖，從圖中可以看出，采用本文的射頻直采方案，可以將SFDR值提高到67 dBFS～75 dBFS，ENBO 可達(dá)7.0 bit～7.3 bit。

圖11 950 MHz 頻點(diǎn)的性能圖

圖12 1 600 MHz 頻點(diǎn)的性能圖

圖13 2 150 MHz 頻點(diǎn)的性能圖

另外通過DDC 算法后的數(shù)據(jù)的性能如圖14 所示，SFDR 性能可達(dá)70 dB 以上,ENBO 可達(dá)7.3 bit。

圖14 DDC 性能實(shí)測(cè)圖

經(jīng)過對(duì)系統(tǒng)性能的測(cè)試，可以看出本文設(shè)計(jì)的6 S/s波段射頻直采的存儲(chǔ)系統(tǒng)在全頻段上的SFDR值依然能保持在67 dBFS 以上，可見系統(tǒng)具有良好的采樣存儲(chǔ)性能。本文采用了高性能的ADC、簡(jiǎn)單的前端電路設(shè)計(jì)及低抖動(dòng)的時(shí)鐘電路等設(shè)計(jì)方案，最終實(shí)現(xiàn)高性能的L波段射頻直采的存儲(chǔ)系統(tǒng)。

5 結(jié)論

本文介紹一種運(yùn)用在存儲(chǔ)系統(tǒng)中的L 波段射頻直采設(shè)計(jì)和實(shí)現(xiàn)方案，對(duì)整體的硬件方案、軟件方案分別進(jìn)行闡述，最后對(duì)系統(tǒng)的性能指標(biāo)進(jìn)行實(shí)際測(cè)試，測(cè)試結(jié)果表明了系統(tǒng)的良好性能。另外，整個(gè)方案在減少系統(tǒng)復(fù)雜度、降低硬件成本的同時(shí)，提高系統(tǒng)的SFDR值，為存儲(chǔ)系統(tǒng)提供更加純凈的信號(hào)數(shù)據(jù)，同時(shí)也更有利于后續(xù)的數(shù)據(jù)分析處理。