顧俊杰，常瀟倩，孟紫騰，胡 輝

(北華航天工業(yè)學(xué)院 電子與控制工程學(xué)院，河北 廊坊 065000)

陀螺儀廣泛應(yīng)用于各種慣導(dǎo)產(chǎn)品中，由于陀螺馬達(dá)在啟停過程產(chǎn)生的反電動勢會影響其使用壽命，于是設(shè)計了陀螺馬達(dá)啟停壽命評估系統(tǒng)，其中的數(shù)據(jù)采集系統(tǒng)包括兩個部分：①陀螺馬達(dá)正常工作的多參量測試；②陀螺馬達(dá)斷電后產(chǎn)生的反電動勢測試。

上代采集卡的設(shè)計采用了PCI總線設(shè)計方案，結(jié)合設(shè)計成本及便攜性提出了兼容USB接口的設(shè)計要求[1]。目前市場眾多產(chǎn)品的設(shè)計普遍采用USB 2.0的接口設(shè)計方案，其數(shù)據(jù)傳輸速度達(dá)到480 Mb/S(即60 MB/S)，能夠滿足大多數(shù)數(shù)據(jù)傳輸?shù)乃俣纫螅欢鴮τ谝恍┏咚贁?shù)據(jù)采集設(shè)備已不再適用，為了進(jìn)一步擴(kuò)展采集卡的適用場景兼容高速數(shù)據(jù)采集，最終決定采用USB 3.0接口設(shè)計方案[2]。

1 總體設(shè)計方案

本設(shè)計的總體方案如圖1所示，筆者重點(diǎn)針對USB 3.0高速數(shù)據(jù)傳輸接口進(jìn)行設(shè)計與驗(yàn)證。該電路主要包括以下幾個部分：FPGA主控制電路、接口供電模塊及其外圍配置電路。

圖1 數(shù)據(jù)采集系統(tǒng)的整體方案

圖1中FPGA主要負(fù)責(zé)邏輯控制實(shí)現(xiàn)，包括USB 3.0接口控制以及FIFO讀寫控制功能。外圍電路主要用來完成FPGA的配置模式工作，本次配置模式采用主動串行模式(AS)和最常用的JTAG配置模式，并此基礎(chǔ)上來實(shí)現(xiàn)程序在線調(diào)試或者固化[3]。本設(shè)計給出兩種供電方式：①由USB主機(jī)供電；②由外部直流電源直接供電。電源電壓經(jīng)LDO實(shí)現(xiàn)不同降壓為采集卡各個電路模塊提供正常工作電壓。

2 硬件電路設(shè)計

本部分主要完成電源模塊和USB 3.0接口電路的具體實(shí)現(xiàn)方案。

2.1 USB 3.0接口電源模塊設(shè)計

電源模塊的設(shè)計主要針對USB 3.0的供電部分，不包括數(shù)據(jù)采集卡的其他部分供電。供電電源由外部5 V直流電源或PC端的USB接口提供。電源部分實(shí)現(xiàn)了由5 V到3.3 V和3.3 V到2.5 V、1.8 V及1.2 V電壓降穩(wěn)壓功能[4]。具體電路方案，如圖2所示。

圖2 USB3.0電源模塊電路

圖2中VBUS_IN為PC端USB接口供電，DC_5V_IN為外部直流電源供電接口。當(dāng)跳帽連接排針J1中的1和2端子則系統(tǒng)選擇由PC機(jī)的USB口供電；當(dāng)跳帽連接2和3端子直接由外部直流電源供電，供電電壓為5 V。5 V電壓經(jīng)線性穩(wěn)壓器LMS8117ADT-3.3降壓到3.3 V。2.5 V或1.8 V則可由具備使能功能的線性穩(wěn)壓器TLV75801PDBVR對3.3 V電壓進(jìn)行降壓實(shí)現(xiàn)。設(shè)計輸出2.5 V兼容1.8 V，當(dāng)跳帽連接J4的1和2端子輸出2.5 V電壓；跳帽連接2和3端子則輸出1.8 V。

本電源模塊的設(shè)計中供電方式和輸出電壓均具有多種兼容性，可在不同情況下選擇不同的供電方式或輸出電壓，供電方式靈活，精度高，驅(qū)動能力強(qiáng)。

2.2 USB 3.0接口電路設(shè)計

USB 3.0接口又稱超高速USB(SuperSpeedUSB)，兼容USB 2.0，高達(dá)5 Gbps(600 MB/S)的理論傳輸速度，實(shí)際傳輸速度可達(dá)400 MB/S，相比USB 2.0最大供電電流500mA，USB 3.0達(dá)到了900 mA，提供了更大的驅(qū)動能力。USB 3.0總線保留了USB 2.0信號線D+、D-、VBUS以及GND，同時增加了兩隊(duì)超高速差分信號線：SSTX+& SSTX-、SSRX+ &SSRX-，前者用來發(fā)送信號，后者用來接收信號，實(shí)現(xiàn)了全雙工傳輸方式[5]。

本次USB 3.0接口電路設(shè)計采用的橋接芯片是由FTDI公司生產(chǎn)的FT601Q，其USB傳輸類型包括控制、批量、中斷，內(nèi)置16 K 32位并行FIFO數(shù)據(jù)緩存，支持兩種工作模式：①“245同步FIFO”模式；②“多通道FIFO”模式，I/O口支持多種電壓：1.8 V、2.5 V和3.3 V，支持可配置GPIO，具備遠(yuǎn)程喚醒、上電復(fù)位功能，內(nèi)置1.0V線性穩(wěn)壓等特點(diǎn)。

2.3 FPGA配置電路

本次主控單元FPGA選用INTEL公司的Cyclone V GX系列5CGXFC5C6F27C7N芯片，針對陀螺馬達(dá)反電動勢的測試工作以及對FT 601Q的邏輯控制等能夠完全滿足。

由于FPGA片內(nèi)存儲斷電丟數(shù)，數(shù)據(jù)無法保存，每次上電燒寫程序極不方便，于是為控制電路配置了一片EEPROM存儲器，確保系統(tǒng)程序掉電不會丟失，再次上電可直接由EEPROM中將配置程序快速載入到FPGA，方便快捷[6]。本次選用了安森美公司的CAT24C512WE-GT3芯片。該芯片具備寫保護(hù)功能，由高電平有效信號WP使能，避免其內(nèi)部數(shù)據(jù)被修改，3個地址線A0、A1、A2用于多器件工作時器件的地址選擇即片選功能，本次電路設(shè)計僅使用一片，于是將3個地址線均接地處理，同時將VSS接地，由于不需要寫保護(hù)功能故將WP也做接地處理。

3 FPGA邏輯設(shè)計

為最大化數(shù)據(jù)傳輸速度，本接口設(shè)計采用FT601Q的“245同步FIFO”總線協(xié)議模式。此模式下將FT601Q的CLK設(shè)置為100 MHz，然后給到FPGA中并行主FIFO作為其時鐘信號；在FIFO讀寫過程中作為字選通的有效字節(jié)分配信號的則是字節(jié)使能信號BE[3：0]，當(dāng)字邊界在數(shù)據(jù)傳輸長度未對齊時，除最后一個字節(jié)選通外所有4個字節(jié)都有效。數(shù)據(jù)傳輸過程，如圖3所示。

圖3 系統(tǒng)數(shù)據(jù)流示意圖

首先由上位機(jī)下發(fā)指令經(jīng)USB3.0接口送到FT601Q，此時FT601Q即可發(fā)送低電平有效的RXF_N信號到FPGA，表RX_FIFO中至少有1 byte數(shù)據(jù)可讀，此時只能進(jìn)行讀操作，由FT601Q接收FPGA發(fā)來的低電平有效地使能信號OE_N，之后接收到同樣低電平有效的讀使能信號RD_N，方可讀取RX_FIFO中所緩存數(shù)據(jù)。當(dāng)被測信號通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)據(jù)由FPGA經(jīng)USB 3.0接口送到PC上位機(jī)時，首先由T601Q發(fā)送低電平有效的TXE_N信號給FPGA，表TX_FIFO中至少有1byte空間可寫入數(shù)據(jù)，此時只能進(jìn)行寫操作，然后FPGA發(fā)送低電平有效的寫使能信號WR_N給FT601Q，執(zhí)行寫命令，將要發(fā)送的數(shù)據(jù)寫到TX_FIFO中，最后由上位機(jī)給出數(shù)據(jù)請求信號讀取TX_FIFO中數(shù)據(jù)。

3.1 有限狀態(tài)機(jī)的設(shè)計與實(shí)現(xiàn)

FT601Q內(nèi)部FIFO讀寫工作主要由有限狀態(tài)機(jī)來實(shí)現(xiàn)，圖4中描述了其具體轉(zhuǎn)換過程。

圖4 狀態(tài)機(jī)轉(zhuǎn)換圖

首先系統(tǒng)復(fù)位進(jìn)入IDLE空閑狀態(tài)，若RXF_N和BUF_FUL均為低電平，則進(jìn)入讀狀態(tài)，對FT601Q中的RX_FIFO進(jìn)行讀操作，否則進(jìn)入中間MIDDLE空閑狀態(tài)；在讀狀態(tài)下，若RXF_N和BUF_FUL其一變?yōu)楦唠娖?，也進(jìn)入中間MIDDLE空閑狀態(tài)；在MIDDLE狀態(tài)下，對TXE_N和BUF_EMP進(jìn)行判斷，若均為低電平則進(jìn)入寫狀態(tài)，對FT601Q中的TX_FIFO進(jìn)行寫操作，否則進(jìn)入IDLE空閑狀態(tài)；在寫狀態(tài)下，若TXE_N和BUF_EMP其一變?yōu)楦唠娖?，也進(jìn)入IDLE空閑狀態(tài)。其中BUF_FUL和BUF_EMP分別是主FIFO的滿空狀態(tài)指示信號，高電平有效[7]。

3.2 FIFO讀寫控制模塊

本次FIFO模塊設(shè)計通過Quartus軟件調(diào)用IP核生產(chǎn)控制模塊，根據(jù)系統(tǒng)需求，F(xiàn)IFO大小16 K，位寬設(shè)置為32位，深度8192，以此為基礎(chǔ)實(shí)現(xiàn)FPGA內(nèi)部數(shù)據(jù)緩存，通過USB 3.0接口實(shí)現(xiàn)與外部PC機(jī)進(jìn)行數(shù)據(jù)交換，并在上位機(jī)上進(jìn)行數(shù)據(jù)處理工作4系統(tǒng)測試。

在完成以上硬件電路設(shè)計及FPGA邏輯控制模塊的編寫之后，對整個系統(tǒng)進(jìn)行測試。利用FTDI官方提供的配置工具FT60X Chip Configuration Programmer對FT601Q配置工作，其中時鐘100 MHz，工作模式為“245 同步FIFO”模式[8]。完成FT601Q的配置工作之后，利用FTDI公司官方提供的上位機(jī)測試軟件對本次設(shè)計的接口電路進(jìn)行數(shù)據(jù)傳輸?shù)臏y試。

最后使用官方提供的上位機(jī)測速軟件FT600 Data Streamer進(jìn)行測試，從圖5中的測試結(jié)果可以看到，以FT601Q為橋接芯片的USB 3.0接口電路其數(shù)據(jù)讀寫速度分別可以達(dá)到347 MB/S和382 MB/S左右，已基本接近官方提供的400 MB/S的最高傳輸速度，實(shí)現(xiàn)高速性能。

圖5 FT601Q接口電路讀寫速度測試

4 結(jié)束語

針對本次陀螺馬達(dá)反電動勢測試系統(tǒng)所設(shè)計的USB 3.0接口電路，經(jīng)過相應(yīng)的調(diào)試與實(shí)際測試，其最高傳輸速度能夠達(dá)到382 MB/S左右，滿足了本次項(xiàng)目需求，同時對于多數(shù)高速數(shù)據(jù)采集場景同樣適用。USB 3.0接口的適用不但提高了系統(tǒng)的數(shù)據(jù)傳輸速率[9]，同時具有靈活的供電方式以及便攜等特點(diǎn)，大多數(shù)計算機(jī)能兼容USB 3.0接口，使其能夠隨時切換其工作場所，極大地提高了測試效率和設(shè)備利用率，具有較廣的應(yīng)用范圍。