麥超云，黃傳好，劉子明

（五邑大學(xué) 智能制造學(xué)部，廣東 江門 529020）

0 引 言

隨著射頻傳感器在工藝上的突破，毫米波雷達(dá)已經(jīng)應(yīng)用在不同領(lǐng)域，包括自動駕駛的巡航系統(tǒng)、路面測速及安防方面。不同于目前主流光學(xué)攝像頭設(shè)備，毫米波雷達(dá)具備了高精度、抗干擾、全天候工作的特性，在自動駕駛、安防檢測等領(lǐng)域具有更加優(yōu)秀的表現(xiàn)。對毫米波雷達(dá)目標(biāo)檢測性能的要求不斷提高，導(dǎo)致大量數(shù)據(jù)需采集和處理，因此對數(shù)據(jù)傳輸?shù)膶?shí)時性要求嚴(yán)苛。

通常在數(shù)字信號處理領(lǐng)域，常用的核心器件主要集中于微型處理器，專用DSP 和FPGA。目前一些主流的信號處理核心器件采用STM32 高端單片機(jī)等微處理器，雖然該方案功耗低、價格低廉，但是這種架構(gòu)的數(shù)據(jù)采集傳輸方式因?yàn)閱纹瑱C(jī)時鐘頻率較低，導(dǎo)致速率不滿足實(shí)時數(shù)據(jù)傳輸處理的要求，僅僅應(yīng)用在低速數(shù)據(jù)采集和對實(shí)時性要求不高的場景，同時采集精度誤差較大。而另一種方法則是采用DSP+FPGA 架構(gòu)的平臺，F(xiàn)PGA采用并行處理，可大幅度提高數(shù)據(jù)的采集傳輸速率，但這些平臺接口單一不利于標(biāo)準(zhǔn)化，操作不易隨時控制，同時基于FPGA 實(shí)現(xiàn)網(wǎng)絡(luò)傳輸較為困難，開發(fā)難度較大。相較于上述兩種方式，Xilinx 公司推出的一款SoC（System on Chip）芯片ZYNQ，其內(nèi)部可分為邏輯處理（Processing Logic，PL）與處理系統(tǒng)（Processing System，PS）兩部分，其中PL 端采用Xilinx 7 系列的現(xiàn)場編程陣列，PS 端則是一塊雙核ARM Cortex?A9 處理器。ZYNQ內(nèi)部實(shí)現(xiàn)了PL 與PS 之間高帶寬、高性能的AMBA?AXI總線互聯(lián)，不僅降低了硬件設(shè)計難度，而且增加了毫米波大量數(shù)據(jù)接收傳輸?shù)姆€(wěn)定性和傳送速率。本文采用ZYNQ 的7Z020?400 系列芯片，配合2 顆4 路AD9228的ADC 芯片，外加DDR3 內(nèi)存構(gòu)成毫米波雷達(dá)采集系統(tǒng)。首先利用ZYNQ 邏輯部分編寫ADC 控制電路；然后將雷達(dá)射頻前端的數(shù)據(jù)經(jīng)過ADC 采集，并將4 組正交數(shù)據(jù)通過千兆網(wǎng)口發(fā)送到上位機(jī)；最后上位機(jī)對數(shù)據(jù)進(jìn)行處理，獲取目標(biāo)信息。實(shí)際測試結(jié)果表明，該系統(tǒng)可滿足數(shù)據(jù)傳輸?shù)膶?shí)時性和可靠性。

1 系統(tǒng)整體方案

采集系統(tǒng)整體利用上位機(jī)通過串口進(jìn)行控制，可同時配置工作模式及控制系統(tǒng)的啟動終止。系統(tǒng)方案如圖1 所示。上位機(jī)通過串口通信接口將控制命令傳送到ZYNQ 的采集板上；指令解析模塊將這些指令通過不同的通信方式發(fā)送到目的模塊，其中內(nèi)部數(shù)據(jù)通信采用了雙口BRAM，該IP 核將兩個不同時鐘域的數(shù)據(jù)進(jìn)行調(diào)制，保證數(shù)據(jù)的準(zhǔn)確性。當(dāng)射頻前端正確配置完畢之后，會返回同步脈沖，此時數(shù)據(jù)采集模塊的狀態(tài)機(jī)捕獲該脈沖上升沿，依照配置參數(shù)在短時間內(nèi)完成對中頻信號數(shù)據(jù)的采集和DDR3 內(nèi)存的寫入，當(dāng)滿足采集要求之后觸發(fā)網(wǎng)口進(jìn)行發(fā)送。上位機(jī)控制指令的下發(fā)和上傳數(shù)據(jù)的處理。

圖1 系統(tǒng)整體方案

2 系統(tǒng)模塊設(shè)計

結(jié)合軟硬件的分布和功能，整個系統(tǒng)主要分為4 個模塊：射頻參數(shù)控制模塊、系統(tǒng)時鐘控制模塊、數(shù)據(jù)存儲及傳輸模塊、ADC 數(shù)據(jù)采集模塊。

2.1 射頻參數(shù)控制

采集系統(tǒng)雷達(dá)前端的參數(shù)配置指令是通過SPI 協(xié)議進(jìn)行。該射頻前端需要同時配置兩種參數(shù)，一種是其工作方式，包括功放大小設(shè)置；另一種則是毫米波發(fā)送波形的控制，包括線性調(diào)頻波的周期、脈沖寬度及帶寬配置。ZYNQ 芯片集成2 個SPI 控制器，同時系統(tǒng)要做到上位機(jī)隨時可控，指令解析模塊對上位機(jī)串口配置參數(shù)進(jìn)行解析；然后依據(jù)射頻芯片數(shù)據(jù)手冊，采用SPI 接口按照時序完成相關(guān)寄存器的配置。

2.2 系統(tǒng)時鐘控制實(shí)施方案

為了滿足系統(tǒng)長時間穩(wěn)定的工作，保持信號相位的一致性，系統(tǒng)時鐘由射頻前端晶振提供，通過ZYNQ 內(nèi)部時鐘管理模塊將時鐘分別輸入到PS 與PL 端。其內(nèi)部各個模塊的時鐘分布如圖2 所示。

圖2 時鐘控制實(shí)施方案

PL 部分的時鐘通過ZYNQ 的DCM 時鐘模塊將輸入的40 MHz 時鐘降為10 MHz，作為ADC 的采集頻率，同時為了ADC 數(shù)據(jù)精確對齊，設(shè)置一個參考延遲時鐘。另外為消除各個模塊時鐘之間的差異性，通過DCM 將時鐘校正，作為數(shù)據(jù)采集模塊的輸入時鐘，最后數(shù)據(jù)通過千兆以太網(wǎng)口上傳。

2.3 數(shù)據(jù)存儲及傳輸模塊

數(shù)據(jù)采集及傳輸采用狀態(tài)機(jī)的方式，其實(shí)施方案流程如圖3 所示。具體步驟如下：首先狀態(tài)機(jī)處于空閑狀態(tài)，等待上位機(jī)發(fā)送開始指令，如果上位機(jī)的指令完整無誤通過解析模塊傳輸，則此時空閑狀態(tài)跳轉(zhuǎn)到判斷狀態(tài)；在此狀態(tài)會依次判斷各個模塊是否配置完畢，當(dāng)滿足條件，則進(jìn)行數(shù)據(jù)采集，CPU 進(jìn)而將狀態(tài)機(jī)寫入BRAM 里面的數(shù)據(jù)調(diào)入內(nèi)存中，并觸發(fā)網(wǎng)口，通過UDP協(xié)議上傳，上位機(jī)也將調(diào)用算法模塊對數(shù)據(jù)進(jìn)行處理。

圖3 數(shù)據(jù)存儲及傳輸流程

2.4 ADC 時鐘及數(shù)據(jù)控制

ADC 負(fù)責(zé)將前端數(shù)據(jù)由模擬信號轉(zhuǎn)為數(shù)字信號，其采集速度與精度將會影響整個系統(tǒng)的性能。本系統(tǒng)采用2 片AD9228 芯片構(gòu)成4 對IQ 通道。ADC 控制模塊的主要功能是控制ADC 數(shù)據(jù)與時鐘。當(dāng)雷達(dá)的參數(shù)配置完成之后，射頻前端將返回同步信號脈沖，表示射頻前端已配置完成，此時ADC 采集的數(shù)據(jù)才為有效數(shù)據(jù)。ADC 時鐘與FPGA 接口數(shù)據(jù)如圖4 所示。

圖4 ADC 時鐘與FPGA 接口數(shù)據(jù)

ADC 采集數(shù)據(jù)對時鐘要求十分嚴(yán)格，數(shù)據(jù)的處理是采集系統(tǒng)的關(guān)鍵。AD9228 支持10~40 MHz 采樣率，通過FPGA 內(nèi)部將時鐘分頻得到10 MHz，通過OBUFG分為ADCClkIn+和ADCClkIn-一對差分時鐘，作為AD9228 的輸入時鐘，同時AD9228 芯片會返回兩對差分時鐘，分別為數(shù)據(jù)輸出時鐘對（DCO+）和（DCO-）以及數(shù)據(jù)幀輸出時鐘（FCO+）和（FCO-）。FPGA 在接收ADC 輸出的差分串行信號時，需要考慮DCO 邊沿與數(shù)據(jù)邊沿所存在的相位差，只有設(shè)置合理的時序約束以滿足建立時間和保持時間，才能消除亞穩(wěn)態(tài)。同時DCO 也要和FCO 確定相位關(guān)系，因?yàn)閮H靠DCO 采集到的數(shù)據(jù)雖然是正確的，但只是一串比特流，而不能確定數(shù)據(jù)的最高位或者最低位，只有通過FCO 進(jìn)行比特序列調(diào)整才可以恢復(fù)數(shù)據(jù)。針對FCO 時鐘，利用FPGA 內(nèi)部可編程IO資源將（FCO+）和（FCO-）時鐘轉(zhuǎn)換為一路時鐘FCO，再通過FPGA 內(nèi)部的DCM 資源將FCO 的相位轉(zhuǎn)換為初始時鐘120°作為數(shù)據(jù)輸出的最終時鐘；對于DCO 路的時鐘，首先采用IBUFG 將（DCO+）和（DCO-）數(shù)據(jù)時鐘轉(zhuǎn)換為單路DCO，接著對該路數(shù)據(jù)進(jìn)行延遲。AD9228 輸出的原始數(shù)據(jù)也是經(jīng)過特定的處理，首先將原始差分信號轉(zhuǎn)化為單路信號，然后經(jīng)過延遲單元IDELAY2，最終通過IDDR 模塊，將單時鐘邊沿改為雙邊沿輸出，此時一個時鐘周期內(nèi)將輸出兩位數(shù)據(jù)。處理之后的數(shù)據(jù)與FCO 的相位基本同步，F(xiàn)CO 的上升沿與數(shù)據(jù)的最高位對齊。

3 系統(tǒng)整機(jī)測試

3.1 硬件測試

為了驗(yàn)證整個采集板卡的工作狀態(tài)，對系統(tǒng)整機(jī)進(jìn)行了多方面測試。毫米波雷達(dá)采集系統(tǒng)的整體硬件組合如圖5 所示。該采集系統(tǒng)主要由一個ZYNQ?7Z020 芯片，配合2 顆4 路AD9228 的ADC 芯片，外加DDR3 內(nèi)存構(gòu)成。利用ZYNQ 邏輯部分編寫ADC 控制電路，將雷達(dá)射頻前端的數(shù)據(jù)經(jīng)過ADC 采集并將4 組正交數(shù)據(jù)通過千兆網(wǎng)口發(fā)送到上位機(jī)。

圖5 采集系統(tǒng)硬件

為了驗(yàn)證該硬件整體的功耗，利用可編程電源提供12 V 電壓，設(shè)定額定電流1 A，測得采集系統(tǒng)在無射頻前端的情景下，功耗為1.116 W，如圖6 中電源顯示屏所示。當(dāng)接上射頻前端，工作電流達(dá)到0.724 A，這時系統(tǒng)功率為8.689 W。當(dāng)經(jīng)過8 h 測試，功耗維持在8.6 W附近，表明該系統(tǒng)具有低功耗、穩(wěn)定的特點(diǎn)。

圖6 硬件功耗測試

3.2 實(shí)時性測試

為了驗(yàn)證系統(tǒng)數(shù)據(jù)傳輸速率，對千兆網(wǎng)口數(shù)據(jù)傳輸速率進(jìn)行了測試，其數(shù)據(jù)傳輸結(jié)果如表1 所示。

表1 網(wǎng)口數(shù)據(jù)傳輸結(jié)果

測試結(jié)果表明，該采集系統(tǒng)長時間采集之后，數(shù)據(jù)傳輸速率穩(wěn)定在150 Mb/s，實(shí)時性較好，數(shù)據(jù)丟包率為0。

3.3 采集板卡功能有效性測試

為了驗(yàn)證整個采集板卡的功能有效性，進(jìn)行實(shí)地測試。設(shè)置射頻前端帶寬為5 MHz，脈沖寬度為5 μs，脈沖周期為10 μs，數(shù)據(jù)采集格式為150 幀，幀間隔為220 ms。具體的參數(shù)配置如圖7 左邊所示，37 ms 靜態(tài)目標(biāo)的時域信號及傅里葉頻譜圖如圖7 右邊所示。

圖7 參數(shù)配置及時頻圖

為了驗(yàn)證環(huán)境對毫米波采集的影響，在夜幕下進(jìn)行實(shí)地測試。設(shè)置前端帶寬為5 MHz，脈沖寬度為5 μs，脈沖周期為10 μs，數(shù)據(jù)采集格式為150 幀，幀間隔為220 ms。20 ms 左右的動態(tài)目標(biāo)的時域信號及距離多普勒如圖8 所示。

圖8 測試效果圖

通過多次戶外測試結(jié)果表明，針對24 GHz 毫米波雷達(dá)短時間內(nèi)產(chǎn)生的大量數(shù)據(jù)，本文所設(shè)計的采集系統(tǒng)都能穩(wěn)定、高速地上傳中頻回波數(shù)據(jù)，同時上位機(jī)也能實(shí)時將數(shù)據(jù)通過算法處理之后顯示目標(biāo)的相關(guān)信息。

4 結(jié) 論

本文基于ZYNQ 平臺提出了一套適用于24 GHz 毫米波雷達(dá)的高速數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)通過上位機(jī)控制界面，能夠?qū)⑾嚓P(guān)配置參數(shù)通過串口發(fā)送至采集板卡，同時針對不同的應(yīng)用場景控制數(shù)據(jù)的采集格式，最終通過千兆以太網(wǎng)完成采集數(shù)據(jù)的上傳和處理。測試結(jié)果表明：該系統(tǒng)可以滿足多種場景下對目標(biāo)的檢測，同時滿足實(shí)際需求；并且數(shù)據(jù)傳輸快、功耗低，在檢測方面具有較高的實(shí)用價值。