趙建欣，廖春連

（中國電子科技集團公司第五十四研究所，石家莊 050081）

1 引言

隨著無線電通信技術的廣泛應用，射頻微波器件的地位顯得舉足輕重，而頻率綜合器電路又是所有上變頻、下變頻電路的核心結構。射頻微波行業(yè)一直致力于提供功能更強、性能更高、尺寸更小、成本更低的微波集成電路，特別是進入到納米、亞納米的工藝量級，CMOS[1]技術在射頻領域得到廣泛的應用。

頻率綜合器電路是變頻芯片的心臟，變頻芯片實現(xiàn)功能的關鍵是頻率綜合器電路的正常工作。頻率綜合器所產(chǎn)生的本振信號相位噪聲會影響信號變頻后的信噪比，目前業(yè)內對于頻率綜合器電路的設計和實現(xiàn)已經(jīng)有一些相關研究。曲明[2]等對頻率綜合器電路中的噪聲抑制提出了行之有效的解決方法，通過調整鑒相器延遲、消除電荷泵泄露以及降低環(huán)路濾波器的電阻熱噪聲等方法實現(xiàn)了頻率綜合器的低噪聲設計，可行性高、效果好。該研究是基于S 波段2～4 GHz 的電路設計，對于實現(xiàn)更高頻率、更大帶寬的頻率綜合器電路中的低噪聲設計，則需要更多方式來進一步抑制環(huán)路中噪聲的產(chǎn)生。

無線電通信系統(tǒng)的收發(fā)機通信速度與工作帶寬以及高精度頻率源的頻率穩(wěn)定度是正相關的，帶寬越大則通信速度越快。代傳堂[3]對于超寬帶頻率綜合器的設計提出了一種低噪聲方案，可以覆蓋10～20 GHz的超寬頻段，且相位噪聲更是達到了－109 dBm/Hz@1 kHz，但是該方案主要是基于芯片產(chǎn)品的模塊級設計，尺寸較大、不利于小型化設計與應用，而且選用的HMC733 壓控振蕩器（VCO）和UXD20P 分頻器等器件均為進口芯片，無法實現(xiàn)自主可控。在當下日趨緊張的國際環(huán)境中，芯片供應問題已經(jīng)成為遏制大多數(shù)產(chǎn)業(yè)發(fā)展的關鍵因素，一款完全自主可控的芯片就顯得尤為重要。

本文設計了一種低噪聲、超寬帶、全集成可重構的高性能頻率綜合器電路，覆蓋了25 MHz～12 GHz 的超寬帶頻率，更有利于超寬帶射頻收發(fā)電路的實現(xiàn)和應用，滿足了諸多無線電通信電路結構的應用需求。

2 整體結構

該正交輸出、全集成可重構的頻率綜合器電路主要包括兩部分：頻率綜合器部分鎖相環(huán)（PLL）和本振產(chǎn)生電路（LO）。PLL 電路包含鑒頻鑒相器（PFD）[4]、電荷泵（CP）、環(huán)路濾波器（LPF）、分頻器（DIV）、自動頻率控制（AFC）、VCO 和Delta-Sigma 調制器（DSM）[5]。本振信號產(chǎn)生電路主要由多個分頻器和多個多路選擇器（MUX）組成，能夠給后級混頻器提供25 MHz～12 GHz 的正交信號[6]。

為了滿足覆蓋25 MHz～12 GHz 的正交輸出，適合做到片上全集成以及得到盡可能優(yōu)的相位噪聲，本電路采用電荷泵頻率綜合器架構的設計，使用雙核VCO來覆蓋足夠寬的頻率范圍，多級級聯(lián)的本振信號生成技術實現(xiàn)本振的IQ 正交信號輸出，整體功能框圖如圖1 所示。

圖1 頻率綜合器系統(tǒng)結構

其中AFC 提供了自動鎖頻環(huán)路，幫助PLL 實現(xiàn)快速的自動鎖定；環(huán)路濾波器則需要大幅減小傳統(tǒng)的電路設計面積以便實現(xiàn)片上集成；VCO 電路模塊需要滿足12～24 GHz 的頻率調諧范圍[7]；LO 使用分頻器級聯(lián)鏈產(chǎn)生25 MHz～12 GHz 的正交輸出；Feed-Back 使用預分頻和十級多模級聯(lián)分頻器（MMD）實現(xiàn)了128～2047 的寬范圍分頻比，以滿足參考頻率fREF在10～40 MHz 的范圍內變化時，VCO 覆蓋12～24 GHz 的頻率要求[8]。

一個高性能的頻率綜合器主要體現(xiàn)在低雜散和低噪聲兩個方面。在低雜散方面，本設計采用了高階多級噪聲整形（MASH）結構的DSM，利用其調制技術的高頻傳輸特性將量化過程中產(chǎn)生的小數(shù)雜散能量搬移到高頻部分，再利用PLL 本身固有的低通濾波功能濾除小數(shù)雜散。這個方法有效地消除了由累加器量化誤差產(chǎn)生的小數(shù)分頻雜散，從而提高了小數(shù)分頻器的頻譜純度。而且可以根據(jù)PFD 的死區(qū)延遲時間、前置分頻器的分頻模式進行數(shù)字調整，有效地減少了PFD、電荷泵線性度不好帶來的帶內雜散。此外，20 bit的DSM 與分頻器配合實現(xiàn)了頻率步進低至39 Hz 的小數(shù)分頻[9]。

在低噪聲方面，本設計的各個模塊電路都做了進一步優(yōu)化，使得各部分的附加相位噪聲做到最小。與此同時，更大的電荷泵電流、更高的環(huán)路帶寬以及更小的環(huán)路分頻比都能極大地降低環(huán)路噪聲，從而大大優(yōu)化了頻率綜合器電路的噪聲性能。

3 主要電路的分析與設計

3.1 寬帶高頻VCO 的設計

為了覆蓋25 MHz～12 GHz 的超寬帶正交PLL 輸出，VCO 需要能夠覆蓋12～24 GHz 的頻率范圍[10]。為了實現(xiàn)大于60%的頻率調諧范圍，本設計采用了雙核VCO 的結構（如圖2 所示），從而保證了連續(xù)的頻率調諧范圍。其中低頻和高頻VCO 分別覆蓋12～18 GHz和18～24 GHz 的頻率范圍，并在兩者之間設置適當?shù)念l率交疊區(qū)間，以避免流片后因工藝影響導致的調諧頻率空擋區(qū)[11]。

圖2 VCO 結構

VCO 架構采用了NMOS-Only Class-B 架構，調整擺幅最大化輸出，在降低高頻分頻器設計難度的同時還能獲得更為優(yōu)異的相位噪聲性能[12]。VCO 能夠根據(jù)當前的諧振頻率來調節(jié)變容管的接入數(shù)量、削弱Kvco的變化、降低調幅-調相（AM-PM）相位噪聲的轉化，保證環(huán)路特性的穩(wěn)定。當使能VCO bias 電路以及VCO Buffer 電路時，可進行頻段的切換，此時VCO Buffer中的電容值可自動調整，從而達到改變峰值頻率、拓展帶寬[13]的目的。

3.2 LO 信號產(chǎn)生器

LO 能夠產(chǎn)生25 MHz～12 GHz 的正交信號，其整體結構如圖3 所示。該LO 按工作頻段劃分為三部分電路：高頻段（6～12 GHz）、中頻段（750 MHz～16 GHz）和低頻段（23.4375～750 MHz）。分頻器主要由預分頻器和MMD 構成。其中，前三級為電流模式邏輯（CML）結構，后七級為CMOS 結構。高頻段由預分頻器提供；中頻段通過多模級聯(lián)分頻器的三級CML 結構分頻器提供；低頻段由多模級聯(lián)分頻器的CMOS 分頻器提供。

圖3 LO 信號產(chǎn)生器結構

在高頻段，預分頻器采用了高速、寬帶、大擺幅輸出的分頻器結構，可以在滿足高頻率和大帶寬工作的同時，輸出更大的擺幅，并且可以在有效降低下一級設計難度的同時，大大降低Buffer 的功耗。

在中頻段采用的三級CML 分頻器結構中，取消了電流源的設計，因而減少了電流限制和壓降損失。設計時，在輸入管的柵端串聯(lián)了隔直電容，不僅避免了前一級電路的直流工作點對該級分頻器工作的影響，而且還可以使該分頻器的直流（DC）偏置點變得可調，從而進一步增強穩(wěn)健性。中頻段通過一個CML 結構的多路MUX 進行選通合并，最終在MUX 輸出端產(chǎn)生了750 MHz～6 GHz 的正交信號。在本頻段電路設計中，每一級結構都包含前后兩個CML 分頻器，一個用于產(chǎn)生正交信號，另一個用于產(chǎn)生下一級的差分輸入信號。通過將IQ 正交信號和差分信號分離的方式提高IQ 正交性能并能有效降低設計難度。而且由于這兩個CML 分頻器分別工作在不同頻率范圍，時分復用，從而降低了功耗。

低頻段電路中采用了五級級聯(lián)CMOS 分頻器，包含了四級差分分頻器和一級IQ 正交分頻器，能產(chǎn)生23.4375～750 MHz 的IQ 正交信號。這種結構的優(yōu)勢在于僅處理一組IQ 正交信號即可，可有效降低MUX 的面積功耗及版圖設計的復雜度。

中、低頻段部分會通過一個多路MUX 進行合并，獲得23.4375 MHz～6 GHz 的正交信號。高頻段6～12 GHz 的正交信號和中低頻段通過共用電阻負載的MUX 合并后，最終輸出23.4375 MHz～6 GHz 的正交信號，輸出MUX 電路結構如圖4 所示。高頻段電路通過隔直偏置的方式獲得最佳的工作DC 點，低頻部分則由于擺幅較大，通過直連的方式進行互聯(lián)。

圖4 輸出MUX 電路結構

3.3 環(huán)路濾波器設計

通常情況下，環(huán)路濾波器是設計在PLL 片外的，為了減少片外的元器件數(shù)量，便于產(chǎn)品應用，在本設計中實現(xiàn)了環(huán)路濾波器的片上全集成。環(huán)路濾波器電路結構如圖1 中Loop FILTER 框中所示。

優(yōu)異的低噪聲性能是一個高性能頻率綜合器電路性能的重要體現(xiàn)，優(yōu)化環(huán)路噪聲的一個重要方法就是通過增大環(huán)路濾波器中的電容值來增大電荷泵的電流，從而降低電荷泵的噪聲以及濾波器電阻的噪聲；此外，更大的環(huán)路帶寬也能有效抑制帶外VCO 的相位噪聲。

而在此設計中，C2值可達到納法（nF）級，并且為了實現(xiàn)全集成及提高電容密度，C2選用了MOM（Metal Oxide Metal）電容以及高壓管堆疊設計制作，大大減小了整個濾波器的面積，使得片上集成成為可能。與此同時，環(huán)路濾波器中的所有阻容參數(shù)均可通過寄存器實現(xiàn)控制調節(jié)，可以根據(jù)實際的應用環(huán)境調節(jié)環(huán)路濾波器的帶寬及階數(shù)（其中C3、C4、R3和R4均能完全關斷）。環(huán)路濾波器帶寬的可調節(jié)范圍大大提高，可以更好地抑制帶外VCO 的相位噪聲。此外濾波器參數(shù)的選取還保證了覆蓋所有頻率范圍，進而實現(xiàn)了可重構的目的。

4 整體電路環(huán)路仿真結果

頻率綜合器電路的仿真條件設定為電荷泵電流為1 mA、環(huán)路帶寬為200 kHz、分頻比為150 的工作狀態(tài)。在25 ℃時TT 工藝角的參數(shù)條件下進行的仿真結果表明，此時VCO 輸出頻率為6 GHz（12 GHz/2），Vtune的穩(wěn)定電壓為726 mV，穩(wěn)定時間不超過5 μs。PLL的相位噪聲擬合結果顯示100 kHz 頻偏處相位噪聲低于96 dBc/Hz。圖5 中實線為Vtune的穩(wěn)定過程曲線，虛線為鎖定頻率穩(wěn)定過程曲線。圖6 為輸出信號的相位噪聲擬合結果。

圖5 瞬態(tài)仿真結果@6 GHz

圖6 相位噪聲擬合結果@6 GHz

將仿真條件設為環(huán)路帶寬為450 kHz、分頻比為300 時，此條件下的仿真結果表明，此時VCO 輸出頻率為12 GHz（24 GHz/2），Vtune的穩(wěn)定電壓為529 mV，穩(wěn)定時間不超過5 μs。PLL 的相位噪聲擬合結果顯示其100 kHz 頻偏處相位噪聲低于93 dBc/Hz。圖7 中的實線為Vtune的穩(wěn)定過程曲線，虛線為鎖定頻率穩(wěn)定過程曲線。圖8 為輸出信號的相位噪聲擬合結果。

圖7 瞬態(tài)仿真結果@12 GHz

圖8 相位噪聲擬合結果@12 GHz

本設計中主要模塊對應電源域的功耗如表1 所示，PLL 核心（表中前3 行）總共消耗電流93.22 mA，LO 產(chǎn)生模塊消耗電流76.4mA，典型總功耗203mW。

表1 不同電源域功耗

5 測試結果與分析

本設計采用CMOS 工藝流片，芯片尺寸為0.658 mm×1.2 mm，DUT 測試評估板采用die 到印制電路板（PCB）的引線鍵合方式。整體電路工作狀態(tài)由數(shù)字控制模塊的串行接口（SPI）在上位機PC 端通過圖形化軟件操作控制，參考時鐘以及數(shù)字控制模塊SPI 的時鐘信號均由外部頻率為40 MHz 的溫補石英晶體振蕩器提供。

通過調整MMD 的配置，可實現(xiàn)最低23.4375 MHz（12 GHz/512）的頻率輸出，當MMD 設置為不分頻時，最終頻譜測試和相位噪聲指標測試結果分別如圖9 和圖10 所示。從測試圖形中可以看到：VCO 輸出頻率分別為6 GHz 和12 GHz 時，頻率綜合器輸出相位噪聲均不大于－85 dBc/Hz@100 kHz offset。

圖9 6 GHz 頻譜測試和相位噪聲指標測試結果

圖10 12 GHz 頻譜測試和相位噪聲指標測試結果

6 結論

本文設計了一款應用于超寬帶射頻收發(fā)電路的高性能頻率綜合器電路，集成了雙核VCO、PFD、電荷泵、環(huán)路濾波器、自動頻率控制分頻器和DSM，可以給收發(fā)機中的后級混頻器提供25 MHz～12 GHz 的差分IQ 信號，并且實測結果性能良好，適用性強，可以滿足該頻段收發(fā)機的上下變頻處理，對于多頻段一體化通信、雷達無線電跳頻、軟件無線電及相關領域具有一定的參考意義。