毛凱文 劉云學(xué)

（煙臺(tái)大學(xué)物理與電子信息學(xué)院 山東省煙臺(tái)市 264005）

隨著科學(xué)技術(shù)的迅猛發(fā)展，電子對(duì)抗在如今的信息化戰(zhàn)場(chǎng)中有著至關(guān)重要的作用，電子戰(zhàn)環(huán)境中各種信號(hào)所占用的頻率范圍更廣，輸入密集。因此，在這種高密集的信號(hào)環(huán)境下，電子戰(zhàn)接收機(jī)需要有很強(qiáng)的適應(yīng)能力，同時(shí)需要對(duì)接收到的大量信息進(jìn)行實(shí)時(shí)處理。傳統(tǒng)的信道化技術(shù)和接收機(jī)技術(shù)是基于模擬器件搭建，這種基于模擬器件搭建的接收機(jī)器件和資源消耗較大，特別是當(dāng)信道數(shù)目增加的時(shí)候，器件和資源消耗就會(huì)大幅增加，對(duì)接收機(jī)的性能影響很大。隨著數(shù)字信號(hào)處理技術(shù)的發(fā)展，用數(shù)字化的方式來實(shí)現(xiàn)信道化技術(shù)具有重要的意義。

某寬帶電子對(duì)抗設(shè)備，將整個(gè)頻率范圍劃分為多個(gè)頻段，這就需要一個(gè)快速檢測(cè)與引導(dǎo)模塊盡快檢測(cè)到信號(hào)的出現(xiàn)并切換到對(duì)應(yīng)頻段，完成進(jìn)一步的處理。檢測(cè)與引導(dǎo)模塊首先將寬帶信號(hào)進(jìn)行分頻，然后利用高速ADC 將分頻后的模擬信號(hào)變成數(shù)字信號(hào)，進(jìn)一步進(jìn)行數(shù)字化處理完成信號(hào)檢測(cè)與快速引導(dǎo)功能。

針對(duì)設(shè)備需求，本文基于數(shù)字下變頻的數(shù)字信道化結(jié)構(gòu)推導(dǎo)出信道化高效結(jié)構(gòu)。本次設(shè)計(jì)采用了基于多相濾波的無盲區(qū)高效數(shù)字信道化接收機(jī)結(jié)構(gòu)，將2.5GHz 采樣率的信號(hào)均勻劃分成16 個(gè)子信道，每個(gè)子信道瞬時(shí)工作帶寬為156.25MHz。這樣就可以對(duì)每個(gè)子信道進(jìn)行高效處理，同時(shí)對(duì)瞬時(shí)帶寬內(nèi)的信號(hào)進(jìn)行全概率接收，具有多信號(hào)并行處理的能力。通過FPGA 進(jìn)行了數(shù)字信道化接收機(jī)的設(shè)計(jì)和綜合，由于系統(tǒng)運(yùn)行時(shí)鐘頻率較高，在完成數(shù)字信道化接收機(jī)的基礎(chǔ)上還需要實(shí)現(xiàn)快速頻率引導(dǎo)和電子對(duì)抗，這樣就需要仔細(xì)設(shè)計(jì)信號(hào)處理環(huán)節(jié)，在保證性能的同時(shí)盡可能采用精簡(jiǎn)的運(yùn)算，盡可能減少系統(tǒng)時(shí)延以降低測(cè)頻時(shí)間。本FPGA 還需要完成別的功能，需要盡可能少消耗FPGA 資源，特別是乘法器資源。本次設(shè)計(jì)采用Xilinx 公司的XC7K410T-FFG900 芯片完成了2.5GHz 采樣率16 子通道數(shù)字信道化接收機(jī)。

1 數(shù)字信道化原理與結(jié)構(gòu)推導(dǎo)

數(shù)字信道化可以看為，用濾波器組實(shí)現(xiàn)的多通道數(shù)字正交下變頻。輸入信號(hào)首先通過數(shù)字乘法器進(jìn)行下變頻，將感興趣的頻段移至基帶，并通過低通濾波器濾掉不需要的信號(hào)。其原理如圖1 所示。數(shù)字信道化的核心思想是把一個(gè)帶寬較寬的信道劃分為多個(gè)帶寬相對(duì)較窄的子信道，并利用抽取器在輸出端得到低速率子信道，這樣就便于后續(xù)信號(hào)處理。

圖1： 基于數(shù)字下變頻的數(shù)字信道化結(jié)構(gòu)

假設(shè)圖1 中h(n)為FIR 低通濾波器的沖擊響應(yīng)，階數(shù)為N 階，K 為信道個(gè)數(shù)，D 為抽取倍數(shù)，在信道化結(jié)構(gòu)中信道個(gè)數(shù)K與抽取倍數(shù)D滿足K=F*D(F＞0)。s(n)為輸入信號(hào)，w(k=0,1,…,K-1)為各個(gè)信道的中心頻率，則圖1 結(jié)構(gòu)中的第k 個(gè)子信道的輸出為：

2 FPGA的實(shí)現(xiàn)

FPGA 實(shí)現(xiàn)主要包括數(shù)字信道化過程和后續(xù)信號(hào)處理兩部分。由圖2 可知數(shù)字信道化主要包括數(shù)據(jù)抽取、多相濾波、并行傅里葉變換。后續(xù)信號(hào)處理主要是根據(jù)信道化結(jié)果進(jìn)行測(cè)頻。

圖2： 數(shù)字信道化接收機(jī)高效結(jié)構(gòu)

2.1 數(shù)據(jù)抽取

模擬信號(hào)只有變成數(shù)字信號(hào)才能被其它器件處理，高速ADC 芯片采用TI 公司生產(chǎn)的ADC083000，可將信號(hào)數(shù)字化為8 位分辨率，實(shí)際有效位為7bit，采樣率高達(dá)3.4GSPS。FPGA 接收AD 采集的8 路信號(hào)，每一路頻率為312.5MHz，即系統(tǒng)運(yùn)行時(shí)鐘頻率也為312.5MHz。

2.2 多相分支濾波器

數(shù)字濾波器是由數(shù)字乘法器、加法器和延時(shí)單元組成的一種算法和裝置。常規(guī)信道化設(shè)計(jì)中FIR 低通濾波器設(shè)計(jì)指標(biāo)為：通帶波紋為1dB，阻帶衰減為50dB，滿足上述要求的FIR 濾波器階次為256 階。這樣延時(shí)很大，又消耗了較多的乘法器資源。本文提到的系統(tǒng)中射頻信號(hào)SNR 較高，就有可能通過調(diào)整數(shù)字濾波器通帶內(nèi)紋波的大小，在這種情況下測(cè)頻的精度還能夠滿足的話，就能夠降低濾波器的階次。本設(shè)計(jì)增加了通帶內(nèi)的紋波，將通帶平坦度增大為到3dB，阻帶衰減保持50dB 不變，本次設(shè)計(jì)采樣頻率為2.5GHz，每一子信道的帶寬為156.25MHz，通帶截止頻率為78.125MHz，阻帶截止頻率為104.6875MHz，最終濾波器階數(shù)降低到128 階。因此就大大降低了測(cè)頻延時(shí)，也能響應(yīng)減少乘法器數(shù)量，該濾波器的幅頻響應(yīng)如圖3 所示。

圖3： 濾波器頻響圖

多相分支濾波器的本質(zhì)就是按照相位把原型數(shù)字濾波器的系數(shù)均勻劃分成多個(gè)不同相位的組，構(gòu)成多個(gè)分相，并且在每個(gè)分相上進(jìn)行濾波的過程。本次設(shè)計(jì)的濾波器階數(shù)為128 階，信道數(shù)為16，則每一相分支濾波器的系數(shù)為8，在硬件上可以通過乘法累加器實(shí)現(xiàn)，這樣大幅度減少濾波器階次既可大大減少乘法器的使用量，又可大幅度降低了延時(shí)。

2.3 并行傅里葉變換

輸入信號(hào)經(jīng)過抽取和多相濾波之后，需要進(jìn)行IDFT 運(yùn)算才能得到最后的信道化結(jié)果，而在實(shí)際中，更為廣泛的是采用快速傅里葉變換?？焖俑道锶~變換可以大大減少運(yùn)算量，提高系統(tǒng)處理能力。FPGA 的并行操作和流水線結(jié)構(gòu)，與快速傅里葉并行迭代的算法過程可以完美的結(jié)合。信號(hào)通過濾波器后輸出為16 點(diǎn)實(shí)數(shù)，16 點(diǎn)FFT 可以用Radix-2 或者Radix-4 結(jié)構(gòu)來實(shí)現(xiàn)，通過Vivado 綜合得到使用不同結(jié)構(gòu)實(shí)現(xiàn)FFT 時(shí)整體DSP 資源消耗如表1 所示。

從 表1 可 知，用Radix-4 代 替Radix-2 實(shí) 現(xiàn)FFT 整 體DSP 資源消耗明顯減少，故選擇Radix-4 來實(shí)現(xiàn)FFT。

表1： DSP 資源消耗對(duì)比

2.4 測(cè)頻模塊

測(cè)頻模塊位于信道化的后面，本系統(tǒng)的射頻輸入信號(hào)的信噪比較高，輸入信號(hào)信噪比在15dB 左右，而經(jīng)過16 級(jí)信道化后信號(hào)的信噪比得到了進(jìn)一步的增強(qiáng)。測(cè)頻常用方法主要有Rife 算法、M-Rife 算法、瞬時(shí)相位法和Kay 算法等方法。經(jīng)過仿真驗(yàn)證，Kay 算法的測(cè)頻精度遠(yuǎn)優(yōu)于設(shè)計(jì)指標(biāo)125KHz（射頻信號(hào)分頻后），另外其精度也優(yōu)于瞬時(shí)相位測(cè)頻法；雖然在很多情況下Kay 算法的測(cè)頻精度比Rife 和M-Rife 要差，但是其時(shí)延低于前者，且精度又能滿足要求，因此本設(shè)計(jì)采用了Kay 算法來進(jìn)行瞬時(shí)測(cè)頻。

信道化后輸出信號(hào)的IQ 分量，對(duì)每個(gè)信道采用CORDIC 算法計(jì)算每個(gè)信道信號(hào)的瞬時(shí)相位，然后采用Kay算法測(cè)頻。Kay 算法是一種加權(quán)差分算法，Kay 算法測(cè)頻一般步驟為：

3 板級(jí)測(cè)試

圖4： 測(cè)試流程圖

由圖5 可知，輸入信號(hào)頻率為162.5MHz 位于第2 信道，隨機(jī)選取測(cè)頻穩(wěn)定輸出值，如圖5 中某一時(shí)刻測(cè)頻輸出值為1026，代入式（11）得實(shí)際頻率為162.479MHz（保留三位小數(shù)），信道化接收機(jī)重要的測(cè)頻功能驗(yàn)證成功，接著把邏輯分析儀抓取的數(shù)據(jù)保存并導(dǎo)入MATLAB 中分析。對(duì)其測(cè)頻值求RMSE，RMSE 反應(yīng)接收機(jī)測(cè)頻精度。表2 為輸入射頻信號(hào)功率為0dBm 和-5dBm 情況下頻點(diǎn)為156.25MHz、162.5MHz、234.375MHz 測(cè)頻分析結(jié)果；表3 為整個(gè)系統(tǒng)部分資源消耗占比，系統(tǒng)運(yùn)行最高時(shí)鐘頻率為312.5MHz。

表2： 輸入信號(hào)功率0dBm 和-5dBm 下測(cè)頻分析結(jié)果

表3： 整個(gè)系統(tǒng)部分資源消耗占比

圖5： 輸入信號(hào)頻率162.5MHz 測(cè)頻結(jié)果

由表2 可知本文提出的信道化高效在信道中點(diǎn)和邊界敏感點(diǎn)都能進(jìn)行較精確的測(cè)頻，遠(yuǎn)遠(yuǎn)優(yōu)于測(cè)頻精度指標(biāo)125KHz。由表3 可知，整個(gè)系統(tǒng)DSP 資源消耗僅占21.82%左右，F(xiàn)PGA 還剩下較多的邏輯資源，可以用來擴(kuò)展其它功能。

4 結(jié)論

綜上所述，本文結(jié)合工程實(shí)際，完成了2.5GHz 采樣率16 子通道數(shù)字信道化接收機(jī)快速頻率引導(dǎo)模塊的FPGA 實(shí)現(xiàn)。采用基于多相濾波的高效數(shù)字信道化接收機(jī)模型，從時(shí)延、乘法器資源消耗及測(cè)頻精度出發(fā)，仔細(xì)設(shè)計(jì)并優(yōu)化了各個(gè)信號(hào)處理環(huán)節(jié)，提高系統(tǒng)的整體工作性能。Vivado 綜合后的整體DSP 資源消耗僅占21.82%，這樣大大節(jié)省了乘法器資源有利于功能擴(kuò)展，同時(shí)盡可能降低了時(shí)延，該模塊測(cè)頻精度也遠(yuǎn)遠(yuǎn)優(yōu)于測(cè)頻指標(biāo)。從板級(jí)驗(yàn)證結(jié)果知該結(jié)構(gòu)簡(jiǎn)單、能夠?qū)崿F(xiàn)快速測(cè)頻、有效降低運(yùn)算量和邏輯資源等特點(diǎn)，實(shí)現(xiàn)了預(yù)期的要求。