程鐵棟 ,劉志福 ,郭建平

(1.江西理工大學(xué) 電氣工程與自動化學(xué)院,江西 贛州 341000;2.中山大學(xué)電子與信息工程學(xué)院,廣東廣州 510006)

隨著科技的發(fā)展,便攜式電子產(chǎn)品應(yīng)用越來越廣泛,與之相配套的電源產(chǎn)品種類也越來越繁雜。低壓差線性穩(wěn)壓器(LDO)作為一種常用的降壓芯片,廣泛應(yīng)用于各種小型電子設(shè)備中。尤其是在各類片上系統(tǒng)(SoC)中,LDO 因其良好的噪聲性能、較小的版圖面積和易集成等特點被大量應(yīng)用[1-3]。其中,模擬LDO應(yīng)用最為廣泛,主要是因為它在靜態(tài)功耗、瞬態(tài)響應(yīng)、單位增益帶寬、電源抑制能力等方面有顯著優(yōu)勢[4-5]。然而,隨著近些年CMOS 工藝的快速發(fā)展以及越來越嚴(yán)苛的低電源電壓、低功耗等要求,模擬LDO 的誤差放大器在低電源電壓下增益不足、輸出擺幅減小等缺點日益凸顯[6]。針對模擬LDO 存在的問題,研究學(xué)者提出了數(shù)字LDO,其可以在接近閾值電壓的低電壓條件下保持良好的性能,而且對電路的穩(wěn)定性要求更低[7-8]。此外,數(shù)字LDO 的大多數(shù)單元模塊都可以用標(biāo)準(zhǔn)單元庫來設(shè)計,所以具備擴展性[9]。

傳統(tǒng)模擬LDO 與數(shù)字LDO 的電路結(jié)構(gòu)分別如圖1(a)和(b)所示[10-11],傳統(tǒng)模擬LDO 主要由基準(zhǔn)模塊BG、誤差放大器EA 以及功率管組成。通過采樣輸出信號與基準(zhǔn)電壓進行誤差放大,進而控制功率管的狀態(tài),以達到穩(wěn)定輸出電壓的效果。Okuma 等[12]首次提出數(shù)字控制的LDO 結(jié)構(gòu),數(shù)字LDO 采用比較器代替模擬誤差放大器的位置,將功率輸出管分成多個小功率管的集合,通過控制電路控制小功率管的開啟數(shù)量,以達到控制負(fù)載電流的目的。模擬LDO 具備高電源抑制比的特性,但在低電源電壓下性能下降;數(shù)字LDO 具備大輸出負(fù)載、可擴展等特點,但對電源的紋波抑制效果卻不如模擬LDO[13]。為了兼顧數(shù)字LDO 與模擬LDO 兩者的優(yōu)勢,彌補相對不足,Nasir 等[9]提出了模數(shù)混合型LDO。傳統(tǒng)模數(shù)混合型LDO 如圖1(c)所示,這種混合電路由模擬和數(shù)字兩條控制回路構(gòu)成,外加協(xié)調(diào)控制模塊,用于控制這兩條回路協(xié)調(diào)工作。為使LDO 的輸出在低電源電壓、大負(fù)載電流時更接近理想值,本文提出了一種結(jié)構(gòu)簡單的模數(shù)混合型LDO 電路,該電路可實現(xiàn)數(shù)字模塊到模擬模塊的自然過渡,很好地避免了數(shù)字模塊向模擬模塊過渡過程中的沖擊現(xiàn)象。

圖1 傳統(tǒng)LDO 電路。(a)模擬LDO;(b)數(shù)字LDO;(c)模數(shù)混合LDOFig.1 Traditional LDO circuit.(a) Analog LDO;(b) Digital LDO;(c) Hybrid LDO

1 電路結(jié)構(gòu)及原理分析

本文設(shè)計的模數(shù)混合型LDO 電路如圖2 所示。M1～M8 為采用二進制加權(quán)編碼的數(shù)字功率管,M0 為模擬功率管,其最大負(fù)載電流值僅為最小數(shù)字功率管M8 的1/2。該LDO 的工作原理如下:輸出電壓VOUT經(jīng)采樣電阻采樣后得到采樣反饋電壓VF,該電壓與帶隙基準(zhǔn)BG 的輸出電壓VREF經(jīng)誤差放大器EA 進行誤差放大,得到的放大信號VEA既用于模擬功率管的控制,又作為數(shù)字模塊的控制信號。圖2 數(shù)字模塊中的VH與VL由電源電壓分壓得到,誤差放大器的輸出VEA與VH、VL比較后分別得到VOH和VOL兩個控制值,該控制值將決定數(shù)字控制邏輯是否工作以及工作時D1～D8的輸出,進而決定數(shù)字功率管M1～M8 的輸出狀態(tài)。

圖3 所示為圖2 中數(shù)字控制邏輯電路的內(nèi)部結(jié)構(gòu)圖,由瞬態(tài)判斷電路、組合邏輯電路和逐次逼近(SAR)邏輯電路構(gòu)成。瞬態(tài)判斷電路用于判斷負(fù)載是否突變,當(dāng)負(fù)載未發(fā)生突變或者正處于數(shù)字控制階段時,瞬態(tài)判斷電路的輸出為高;當(dāng)負(fù)載突變時,瞬態(tài)判斷電路將會發(fā)送一個時鐘的低電平,控制SAR 邏輯電路啟動。SAR 邏輯電路啟動后,電路將根據(jù)組合邏輯輸出VCTR的電平值依次決定D1～D8的電平狀態(tài),即二進制加權(quán)數(shù)字功率管M1～M8 的開關(guān)狀態(tài)。

圖4 所示為圖2 中誤差放大器輸出VEA與VH、VL之間的關(guān)系示意圖。設(shè)計通過兩個比較器,將圖2 中誤差放大器的輸出信號VEA分成了三個電壓區(qū)域,誤差放大器輸出VEA高于VH和低于VL的兩個非線性部分設(shè)為數(shù)字比較區(qū),而將中間近似線性的部分設(shè)為模擬放大區(qū)。當(dāng)輸出電壓與輸出理想值偏差過大,即采樣反饋信號VF偏離帶隙基準(zhǔn)電壓VREF較大時,誤差放大器的輸出信號VEA將落入數(shù)字比較區(qū),數(shù)字電路被激活,控制數(shù)字部分電路工作;當(dāng)誤差較小時,誤差放大器輸出信號落入模擬放大區(qū),此時數(shù)字電路鎖定,模擬電路發(fā)揮作用,穩(wěn)定最終輸出。

圖2 本文LDO 電路總體結(jié)構(gòu)圖Fig.2 Block diagram of the LDO circuit

圖3 數(shù)字控制邏輯結(jié)構(gòu)圖Fig.3 Block diagram of the digital control logic

圖4 誤差放大器輸出端的模數(shù)控制關(guān)系Fig.4 Analog-digital control relationship at the output of error amplifier

圖2 中誤差放大器的輸出VEA與兩個基準(zhǔn)電壓VH、VL通過比較器比較后得到兩個輸出比較值VOH和VOL,將其組合成一種控制邏輯信號VCMP,則該信號有00、01 和11 三種輸出結(jié)果,其中,01 表示VOH為高電平、VOL為低電平,以此類推。將這組信號作為后續(xù)SAR邏輯電路的控制信號,根據(jù)圖3 中的電路結(jié)構(gòu),得到的具體控制方案如表1 所示。

表1 控制邏輯Tab.1 Control logic

表1 中,當(dāng)比較器輸出VCMP為00 或者11 時,說明電路已進入數(shù)字控制狀態(tài),此時數(shù)字電路被激活,當(dāng)數(shù)字控制結(jié)束后,誤差放大器的輸出穩(wěn)定在模擬放大區(qū),數(shù)字控制功能關(guān)閉,由模擬功率管做最后的調(diào)節(jié)。由此可得該LDO 電路控制方案的狀態(tài)轉(zhuǎn)換圖如圖5 所示。

圖5 LDO 電路的狀態(tài)轉(zhuǎn)換圖Fig.5 State transition diagram of the LDO

圖6 所示為誤差放大器的輸出控制信號VEA的時序示意圖。當(dāng)電路狀態(tài)發(fā)生變化,誤差放大器的輸出VEA進入數(shù)字比較區(qū)時,數(shù)字電路被激活,時鐘CLK有效。此時比較器的輸出VCMP開始控制數(shù)字電路有序工作,進而控制數(shù)字功率管M1～M8 開啟或關(guān)閉。數(shù)字部分控制完成后,電路的輸出電壓將處于理想輸出值附近,此時模擬功率管再根據(jù)現(xiàn)有的誤差進一步調(diào)整輸出,使得輸出電壓進一步接近理想值且更加穩(wěn)定。

由圖6 可知,當(dāng)LDO 電路處于數(shù)字控制時,控制信號VEA需在時鐘CLK 上升沿來臨前穩(wěn)定,以保證編碼的準(zhǔn)確性和穩(wěn)定性,本次設(shè)計采用的是1 MHz 時鐘頻率。由于數(shù)字電路只有高低兩種電壓狀態(tài),因此數(shù)字控制環(huán)路對電路穩(wěn)定性的影響很小,接下來討論模擬反饋環(huán)路對電路穩(wěn)定性的影響,圖7 所示為該LDO模擬部分的開環(huán)小信號等效電路。圖7 中,Cm為密勒補償電容,gm1為誤差放大器EA 的跨導(dǎo),gm2為調(diào)整管M0 的跨導(dǎo),R1和C1分別表示誤差放大器輸出端的等效電阻和等效電容,R2包括調(diào)整管M0 輸出端的等效電阻和負(fù)載電阻,C2包括調(diào)整管M0 輸出端的等效電容和負(fù)載電容。

圖6 誤差放大器輸出控制時序圖Fig.6 Output control sequence diagram of error amplifier

圖7 LDO 模擬環(huán)路部分的小信號等效電路Fig.7 Small-signal equivalent circuit of the LDO's analog loop

經(jīng)推導(dǎo)后該電路的傳輸函數(shù)表達式為:

實際電路中,電路各級的增益遠(yuǎn)大于1,調(diào)整管的跨導(dǎo)gm2遠(yuǎn)大于誤差放大器跨導(dǎo)gm1,且C2和Cm遠(yuǎn)大于C1。經(jīng)過補償,該電路的主極點位于誤差放大器輸出端,即調(diào)整管的柵極,可以計算出該電路的零極點如下:

式中:p1為LDO 模擬環(huán)路的主極點;p2為次極點;z1為零點。由公式(4)～(6)可知:由于調(diào)整管跨導(dǎo)較大,該回路的零點z1處于較高頻率,因此不會對電路穩(wěn)定性造成影響;補償電容Cm將主極點調(diào)整到較低頻率位置,同時盡量降低輸出端寄生電容的大小,使得次極點頻率高于單位增益所處頻率,保證了電路的穩(wěn)定。

2 仿真測試結(jié)果

本文的模數(shù)混合型LDO 采用的是中芯國際(SMIC) 180 nm CMOS 工藝進行設(shè)計與仿真,圖8 所示為整體電路版圖,該LDO 版圖面積為0.024 mm2,其中功率管面積為0.005 mm2。

圖8 LDO 版圖Fig.8 Layout of LDO

在電源電壓為1.5 V,輸出電壓為1 V,系統(tǒng)時鐘為1 MHz 的情況下,負(fù)載電流IOUT從1 mA 到500 mA突變時的瞬態(tài)響應(yīng)曲線如圖9 所示。從圖9 可以看出,每次負(fù)載發(fā)生突變時瞬態(tài)判斷電路的輸出信號VEN將由高電平轉(zhuǎn)化為低電平。此時電路轉(zhuǎn)為數(shù)字控制,對輸出電壓VOUT重新編碼,輸出經(jīng)重新編碼控制后又回到了理想輸出值。由VOUT局部放大圖可看出模擬功率管對最終輸出進行了微調(diào),使輸出更加接近理想值。當(dāng)電路穩(wěn)定輸出后,無論是輕載還是重載,電路的輸出紋波都能穩(wěn)定在1 mV 以內(nèi)。

圖9 瞬態(tài)響應(yīng)仿真Fig.9 Simulation results of transient response

負(fù)載調(diào)整率用于表示輸出負(fù)載電流對輸出電壓的影響程度,其計算公式如下:

式中:ΔVOUT表示輸出電壓變化值;ΔIOUT表示輸出電流負(fù)載的變化值。

當(dāng)電源電壓為0.9～1.5 V,壓降都為0.1 V 時,負(fù)載電流從1 mA 到200 mA 變化過程中的負(fù)載調(diào)整率曲線如圖10 所示。設(shè)計的模數(shù)混合LDO 電路在電源電壓變化時,輸出電壓波動都在3.5 mV 之內(nèi),根據(jù)公式(7)可計算得出該LDO 的負(fù)載調(diào)整率為1.8%。

圖10 負(fù)載調(diào)整率仿真Fig.10 Simulation results of load regulation

線性調(diào)整率用于表示電源電壓對輸出電壓影響程度,其計算公式如下:

式中,ΔVIN表示輸入電源電壓變化值。

圖11 所示的是負(fù)載電流為1,100 和500 mA 時,輸出電壓隨電源電壓變化的線性調(diào)整率曲線。該電路在輸出電壓為800 mV,負(fù)載電流為100 mA 時變化最大,最大差值為4.9 mV,根據(jù)公式(8)可計算得出該LDO 的線性調(diào)整率為0.9%。

圖11 線性調(diào)整率仿真Fig.11 Simulation results of line regulation

電源電壓分別為1.0,1.2 和1.5 V,輸出為0.8,1.0 和1.3 V 時的電流效率曲線如圖12 所示,插圖為該電流效率仿真圖的局部放大圖。從圖12 可以看出,隨著負(fù)載電流增大,電流效率增加,這是因為在電路穩(wěn)定時,大部分損耗為電路模擬部分的靜態(tài)功耗,而該部分功耗經(jīng)仿真得到為75 μA 左右。同時,由于電源電壓影響了靜態(tài)功耗的大小,即使輸入輸出壓降不變,在電源電壓不同時,電流效率也會有偏差。由局部放大圖可知,當(dāng)負(fù)載電流大于8 mA 時,電流效率達到99%以上,當(dāng)負(fù)載電流大于100 mA 時,電流效率可達99.9%以上。

圖12 電流效率仿真Fig.12 Simulation results of current efficiency

表2 為本文設(shè)計的LDO 電路與近年來相關(guān)文獻的性能比較。經(jīng)對比可知,本文提出的LDO 相較于其他LDO 有更大的負(fù)載電流輸出,而且也能較好地工作于較低電源電壓條件下,同時具備更低的靜態(tài)功耗。

表2 本文設(shè)計的LDO 與其他文獻的LDO 性能對比Tab.2 Performance comparison of the proposed LDO with other references

3 結(jié)論

本文基于SMIC 180 nm CMOS 工藝提出了一種模數(shù)混合型LDO 結(jié)構(gòu),該結(jié)構(gòu)通過判斷輸出電壓變化的幅度靈活變換數(shù)字和模擬兩種控制方式。先由數(shù)字功率管粗調(diào)輸出負(fù)載電流,再由模擬功率管對輸出負(fù)載電流進行最終微調(diào)。通過模擬微調(diào)的方式使電路在達到大輸出負(fù)載的同時使輸出更加穩(wěn)定并接近理想值,靜態(tài)功耗更低。相比傳統(tǒng)LDO,該電路在保證大功率輸出情況下能有效地減緩誤差放大器對輸出功率管的驅(qū)動壓力,提升了LDO 的整體性能。仿真結(jié)果表明,該LDO 在電源電壓為0.9～1.5 V 情況下,仍能保證0.8～1.4 V 的穩(wěn)定輸出,最大負(fù)載電流可達500 mA,可滿足低電源電壓下大負(fù)載電流的應(yīng)用要求。