徐智彬

（北京大學(xué)深圳研究生院 廣東 深圳 518055）

0 引言

EDA 是指在工廠生產(chǎn)工藝限制的條件下，利用計(jì)算機(jī)運(yùn)用數(shù)學(xué)原理輔助計(jì)算，尋找出滿足超大規(guī)模集成電路芯片前端邏輯功能設(shè)計(jì)、后端綜合、布局布線、物理驗(yàn)證、工廠流程要求等過(guò)程的設(shè)計(jì)技術(shù)。EDA 具備學(xué)科交叉綜合、集技術(shù)大成的特征，是門(mén)跨學(xué)科的工程領(lǐng)域，由設(shè)備物理學(xué)家、化學(xué)家、應(yīng)用數(shù)學(xué)家、電氣工程師、計(jì)算機(jī)專家、運(yùn)籌學(xué)研究人員等攜手通力完成EDA 的抽象計(jì)算模型、算法、方法論和工具。

EDA 工具可以自動(dòng)將復(fù)雜的線上系統(tǒng)設(shè)計(jì)從高級(jí)功能描述轉(zhuǎn)換為詳細(xì)具體的幾何描繪圖案。EDA 的創(chuàng)新將設(shè)計(jì)人員的生產(chǎn)力提高了許多數(shù)量級(jí)。然而，對(duì)設(shè)計(jì)中更多功能、性能和帶寬的需求促使設(shè)計(jì)團(tuán)隊(duì)將盡可能多的功能整合到他們的集成電路設(shè)計(jì)中，例如將多核 CPU、GPU 和神經(jīng)網(wǎng)絡(luò)協(xié)處理器打包到一個(gè)設(shè)計(jì)中，在目前芯片集成規(guī)模、密度和復(fù)雜度的進(jìn)一步提高，芯片制造突破進(jìn)展緩慢的新形勢(shì)下，芯片設(shè)計(jì)人員的生產(chǎn)力、芯片設(shè)計(jì)速度和公司投入成本的可承受性受到了越來(lái)越嚴(yán)重挑戰(zhàn)，因此，深入研究EDA 技術(shù)顯然很有必要。

1 技術(shù)研究進(jìn)展

1.1 利用多線程技術(shù)

標(biāo)準(zhǔn)的芯片設(shè)計(jì)流程使用各種不同的軟件工具來(lái)完成由功能描述到器件級(jí)別的過(guò)程。這些工具通過(guò)中間文本文件傳輸數(shù)據(jù)、定義和限制；其中一些中間文件非常大，例如標(biāo)準(zhǔn)延遲格式文件SDF 的容量可以達(dá)到千兆字節(jié)以上，光是解析這些文件就需耗費(fèi)大量的時(shí)間。

EDA 設(shè)計(jì)流程中的中間文件可以使用多線程方式進(jìn)行解析，見(jiàn)圖1。多線程通常通過(guò)并行任務(wù)或者并行數(shù)據(jù)處理兩種方式實(shí)現(xiàn)。根據(jù)文獻(xiàn)報(bào)道，使用數(shù)據(jù)并行的方法解析范圍從3 ～71 GB 的10 個(gè)SDF 文件，最佳多線程數(shù)目是7 個(gè)，就可以獲得相對(duì)標(biāo)準(zhǔn)解析方法平均6.16 倍的加速[1]。

1.2 在EDA 工具中應(yīng)用機(jī)器學(xué)習(xí)技術(shù)

幾十年來(lái)，電子設(shè)計(jì)自動(dòng)化軟件已經(jīng)極大地提高了半導(dǎo)體設(shè)計(jì)的生產(chǎn)力，并且成功支持摩爾定律延續(xù)了40 年，為我們帶來(lái)高性能和性價(jià)比合理的信息技術(shù)產(chǎn)品，使我們的生活和社會(huì)變得愈加便利美好。生產(chǎn)力的下一個(gè)飛躍將來(lái)自將機(jī)器學(xué)習(xí)技術(shù)添加到EDA 開(kāi)發(fā)人員使用的計(jì)算軟件功能工具箱中。

根據(jù)摩爾定律，芯片集成規(guī)模每18 個(gè)月增長(zhǎng)一倍；現(xiàn)在的設(shè)計(jì)和驗(yàn)證方法會(huì)生成數(shù)以百TB 計(jì)的數(shù)據(jù)，其中22 nm 節(jié)點(diǎn)的數(shù)據(jù)量在200 TB 左右，而到10 nm 節(jié)點(diǎn)，數(shù)據(jù)量達(dá)到了600 TB。我們?cè)贗P、RTL 重用方面積累了相當(dāng)?shù)慕?jīng)驗(yàn)，卻很少?gòu)倪@些從前端到后端階段生成的包括仿真和仿真結(jié)果、時(shí)序結(jié)果、寄生數(shù)據(jù)庫(kù)、封裝仿真結(jié)果的海量數(shù)據(jù)智能獲取以構(gòu)建更好的設(shè)計(jì)工具。利用機(jī)器學(xué)習(xí)可以為設(shè)計(jì)人員和驗(yàn)證工程師在功能和形式驗(yàn)證、模擬電路性能建模到設(shè)計(jì)規(guī)則檢查、IP 重用設(shè)計(jì)提供超過(guò)一個(gè)數(shù)量級(jí)的生產(chǎn)力提升[2]。

電源部分的PCB 設(shè)計(jì)對(duì)電力電子電路非常重要。PCB設(shè)計(jì)包括元件布局、布線規(guī)劃和詳細(xì)布線3 個(gè)步驟。在EDA 軟件中可以輕松完成元件布局和詳細(xì)布線，但布線規(guī)劃必須考慮電磁兼容性、寄生電感、高dV/dt 和dI/dt 的影響。進(jìn)行布線規(guī)劃需要大量的專業(yè)知識(shí)和經(jīng)驗(yàn)，這超出了EDA 軟件的能力,而學(xué)習(xí)經(jīng)驗(yàn)正是機(jī)器學(xué)習(xí)的拿手絕學(xué)。通過(guò)基于機(jī)器學(xué)習(xí)的方法，根據(jù)電路的布線規(guī)則設(shè)置獎(jiǎng)勵(lì)函數(shù)訓(xùn)練模型，見(jiàn)圖2，最終可以獲得能夠滿足電力電子電路的規(guī)范要求的布線規(guī)劃結(jié)果，并有效地縮短布線規(guī)劃時(shí)間。

1.3 使用GPU 異構(gòu)并行加速

如何優(yōu)化數(shù)量以億計(jì)規(guī)模的晶體管的布局極具挑戰(zhàn)性，傳統(tǒng)EDA 工具使用CPU 并行處理數(shù)據(jù)。受限于4 ～16個(gè)CPU 內(nèi)核的性能限制，芯片設(shè)計(jì)中不斷增加的設(shè)計(jì)復(fù)雜性，很快將遠(yuǎn)遠(yuǎn)超過(guò)許多現(xiàn)有EDA 工具在合理的設(shè)計(jì)時(shí)間和工作量下所能擴(kuò)展的程度。為了使設(shè)計(jì)速度獲得里程碑式的改變，EDA 必須引入CPU 和GPU 異構(gòu)并行處理的力量，見(jiàn)圖3。

由于機(jī)器學(xué)習(xí)的進(jìn)步，TensorFlow 和PyTorch 等開(kāi)源軟件引入了新穎的編程環(huán)境來(lái)簡(jiǎn)化GPU 編程，結(jié)果為使用異構(gòu)并行性加速EDA 開(kāi)辟了許多新機(jī)會(huì)。根據(jù)文獻(xiàn)報(bào)道，已有研究人員使用PyTorch 和Taskflow 編程，為兩個(gè)典型代表設(shè)計(jì)做詳細(xì)布局和時(shí)序分析，獲得了500倍加速[3]。

1.4 運(yùn)用3D 異構(gòu)布局

近年來(lái)，摩爾定律在個(gè)位數(shù)納米設(shè)計(jì)方案中遇到了更多困難，通過(guò)制造工程升級(jí)伴隨著成本的飛漲，單片3D 集成電路(M3D)的出現(xiàn)有望繼續(xù)用合理可接受的成本繼續(xù)增加集成規(guī)模，因此引起產(chǎn)業(yè)界和科研院所濃厚的興趣。單片3D 集成電路是一種裸芯片堆疊技術(shù)，標(biāo)準(zhǔn)單元甚至晶體管可以在三維空間中彼此疊放，被人們寄以厚望來(lái)實(shí)現(xiàn)“More Moore”和“More than Moore”時(shí)代的高集成密度新興技術(shù)。與2D 集成電路相比，該技術(shù)在不縮小晶體管的情況下實(shí)現(xiàn)了更高的能效和更小的芯片尺寸。此外，單片層間過(guò)孔是納米級(jí)的（通常為50 ～100 nm），因此，允許超高密度邏輯電路與邏輯電路和內(nèi)存與邏輯電路堆疊，而微米級(jí)硅通孔無(wú)法輕松支持。

單片3D 集成電路因?yàn)榫邆洚悩?gòu)器件的能力，并且其豐富的垂直連接允許在減少線長(zhǎng)和功耗的同時(shí)提高集成度，故備受人們應(yīng)用青睞。但應(yīng)用該技術(shù)的最大障礙是目前商用的EDA 工具有最大金屬層數(shù)等限制。根據(jù)文獻(xiàn)報(bào)道[4]，研究人員使用變通的方法通過(guò)腳本和其他策略將現(xiàn)有的2D 工具用于3D 布局；其中一種用于單片3D 集成電路的優(yōu)化流程，稱為Pin-3D 優(yōu)化器的方法，模擬芯片設(shè)計(jì)竟獲得高達(dá)26%線長(zhǎng)縮短、8.7%降低功耗的好處，3D 異構(gòu)布局，見(jiàn)圖4。

1.5 開(kāi)發(fā)平臺(tái)易用友好

在過(guò)去的幾十年中，人們?cè)O(shè)計(jì)了種類繁多的EDA 工具來(lái)應(yīng)對(duì)電子電路日益復(fù)雜的設(shè)計(jì)?，F(xiàn)代EDA 工具的結(jié)構(gòu)，其核心功能是解決電子設(shè)計(jì)中的特定問(wèn)題，例如邏輯設(shè)計(jì)或物理綜合、仿真、驗(yàn)證或其他；通常通過(guò)圖形用戶界面訪問(wèn)其提供的功能，而大多數(shù)解決方案還通過(guò)應(yīng)用程序編程接口或腳本語(yǔ)言公開(kāi)其核心功能，使用戶能夠重用甚至重新編程其程序以更有效地滿足他們的設(shè)計(jì)需求。應(yīng)用程序編程接口可以通過(guò)外部編程語(yǔ)言訪問(wèn)，而腳本語(yǔ)言通常嵌入在應(yīng)用程序本身中。

與布局相關(guān)的應(yīng)用程序常常使用OpenAccess 數(shù)據(jù)庫(kù)，而其他應(yīng)用程序可能使用不同的數(shù)據(jù)類型，例如網(wǎng)表、硬件描述語(yǔ)言或自定義樹(shù)數(shù)據(jù)結(jié)構(gòu)；來(lái)自不同供應(yīng)商的EDA 工具之間的互操作性差異很大，缺乏廣泛可用的一站式的標(biāo)準(zhǔn)快速開(kāi)發(fā)平臺(tái)，開(kāi)發(fā)人員需要不斷重復(fù)地編寫(xiě)代碼，使他們無(wú)法完全專注于他們本愿解決的問(wèn)題，給開(kāi)發(fā)人員帶來(lái)了沉重的負(fù)擔(dān)。并且，從企業(yè)的角度來(lái)看，缺乏通用平臺(tái)可能會(huì)增加上市時(shí)間，進(jìn)而影響銷售和優(yōu)先占領(lǐng)市場(chǎng)。EDA行業(yè)作為半導(dǎo)體行業(yè)不可分割的一部分，是一系列技術(shù)革命的重要參與者和推動(dòng)者；最新的發(fā)展趨勢(shì)是開(kāi)發(fā)通用開(kāi)發(fā)框架平臺(tái)，見(jiàn)圖5，最大限度地減少將工具的核心功能鏈接到命令行或圖形用戶界面所需的代碼量，進(jìn)而減少開(kāi)發(fā)工作量，隨之推動(dòng)技術(shù)躍上新的臺(tái)階。

1.6 協(xié)同設(shè)計(jì)

典型的EDA 流程是迭代、耗時(shí)且具有挑戰(zhàn)性的，導(dǎo)致設(shè)計(jì)和原型制作時(shí)間較長(zhǎng)。從前端功能描述開(kāi)始，到后端綜合模塊布局、仿真、驗(yàn)證，對(duì)設(shè)計(jì)的每一步某一方面所做的任何更改都可能會(huì)影響其他方面，例如電源模塊設(shè)計(jì)的電氣、熱和機(jī)械方面相互沖突。增加器件之間的間距可能會(huì)導(dǎo)致熱耦合減少和結(jié)溫降低，但會(huì)因環(huán)路面積增加而導(dǎo)致寄生電感增加。這導(dǎo)致了高度迭代的設(shè)計(jì)流程，其中設(shè)計(jì)過(guò)程的每個(gè)階段都需要依次檢查和重新評(píng)估每個(gè)性能指標(biāo)，意味著需要耗費(fèi)漫長(zhǎng)的時(shí)間。

為了克服這些挑戰(zhàn)，必須整合更多的EDA 工具使用協(xié)同設(shè)計(jì)的策略獲得多目標(biāo)優(yōu)化的結(jié)果，見(jiàn)圖6。PowerSynth 和ParaPower 就是兩個(gè)協(xié)同設(shè)計(jì)EDA 工具創(chuàng)新代表，它們從彼此集成中受益匪淺，可以確保設(shè)計(jì)的電力電子模塊同時(shí)具備制造可行性和在高壓下可靠運(yùn)行，它們?yōu)橛脩籼峁┕餐瑑?yōu)化的解決方案和折中方案只需要傳統(tǒng)分析方法所花費(fèi)的時(shí)間[5]。

1.7 結(jié)合最新底層工藝

1.7.1 結(jié)合定向自組裝工藝

工藝的發(fā)展日新月異，定向自組裝（DSA）技術(shù)作為5納米以下工藝技術(shù)的可能方案被提上日程。定向自組裝是指自組裝聚合物由預(yù)制作的幾何形狀或引導(dǎo)圖案迫使形成目標(biāo)幾何結(jié)構(gòu)的方法。這種引導(dǎo)圖案使用表面電位、限制或兩者實(shí)現(xiàn)聚合物在基板上產(chǎn)生與電路相關(guān)的拓?fù)浣Y(jié)構(gòu)圖案。顯然易見(jiàn)，開(kāi)發(fā)DSA 不能孤立地完成，它需要EDA、材料供應(yīng)商、制造設(shè)備、電子制造商的全面協(xié)作。換個(gè)角度來(lái)說(shuō)，如果EDA 工具忽略最新工藝過(guò)程細(xì)節(jié)，單純應(yīng)用簡(jiǎn)單的設(shè)計(jì)規(guī)則，則可能導(dǎo)致設(shè)計(jì)次優(yōu)且產(chǎn)生利潤(rùn)較低的密度目標(biāo)結(jié)果[6]。

1.7.2 結(jié)合超導(dǎo)單通量量子單元庫(kù)

隨著摩爾定律接近其極限，對(duì)半導(dǎo)體電路的低功耗和高能效替代品的需求正在增加。超導(dǎo)單通量量子（SFQ）電路提供了一種可行的，并且同時(shí)保持了高速操作的可能性的超低功耗解決方案。ColdFlux 項(xiàng)目屬于IARPA SuperTool 計(jì)劃，專注于前端和后端的超導(dǎo)電子設(shè)計(jì)自動(dòng)化和超導(dǎo)技術(shù)計(jì)算機(jī)輔助設(shè)計(jì)的開(kāi)發(fā)。該項(xiàng)目的最終目標(biāo)是實(shí)現(xiàn)超導(dǎo)電子的超大規(guī)模集成設(shè)計(jì)和驗(yàn)證，作為開(kāi)發(fā)節(jié)能、可擴(kuò)展的高性能計(jì)算機(jī)的一步。

展望半導(dǎo)體電路的超低功耗替代方案，眾多研究團(tuán)隊(duì)多年來(lái)開(kāi)發(fā)了各種SFQ 單元庫(kù)。這些庫(kù)是根據(jù)特定制造過(guò)程的優(yōu)點(diǎn)和限制設(shè)計(jì)的，而這些庫(kù)中有許多是封閉源代碼或已棄用，因此缺乏可以輕松適應(yīng)任何流程的現(xiàn)代開(kāi)源庫(kù)。IARPA SuperTools 計(jì)劃旨在開(kāi)發(fā)能夠?qū)崿F(xiàn)快速SFQ（RSFQ）設(shè)計(jì)和制造吞吐量的軟件工具。這些基于RSFQ 邏輯門(mén)的工具使我們能夠解決現(xiàn)代開(kāi)源SFQ 的缺失問(wèn)題，可以很容易地適應(yīng)不同的制造工藝。研究人員提出一種在邏輯綜合中利用特殊的 RSFQ 門(mén)生成RSFQ 邏輯電路的方法。它適用于邏輯綜合工具中使用的標(biāo)準(zhǔn)技術(shù)映射流程，并能夠利用緩沖器和復(fù)位觸發(fā)器生成RSFQ 電路，從而通過(guò)減少邏輯深度來(lái)減少時(shí)鐘門(mén)的數(shù)量。最后通過(guò)結(jié)合一種新的映射方法，經(jīng)過(guò)評(píng)估結(jié)果表明，與路徑平衡觸發(fā)器方法相比，可以降低30%的時(shí)鐘門(mén)的數(shù)量[7]。

1.8 升級(jí)分析技術(shù)

1.8.1 針對(duì)功率器件優(yōu)化

功率器件需要承載非常大的工作電流，因此芯片內(nèi)部布局的寄生元件不僅會(huì)降低芯片性能，還會(huì)因芯片內(nèi)部電流擊中造成局部擊穿。芯片設(shè)計(jì)初期就必須避免這種動(dòng)態(tài)電流集中的情況，然而布線布局與動(dòng)態(tài)電路的關(guān)系難以定量描述。

現(xiàn)有的EDA 技術(shù)利用有源元件的Spice 模型可以對(duì)芯片內(nèi)部進(jìn)行動(dòng)態(tài)電流分析，但難以承認(rèn)的事實(shí)是創(chuàng)建Spice 模型首先要起碼試制一次器件，既費(fèi)時(shí)又費(fèi)錢，而且提取器件的特性和布局的寄生情況并非易事。根據(jù)最新的研究發(fā)現(xiàn)，從器件開(kāi)發(fā)的初始階段考慮布局寄生的影響，通過(guò)構(gòu)建使用一種TCAD、Spice 模型和布局寄生提取技術(shù)無(wú)縫鏈接的方法，應(yīng)用于第8 代IGBT 的版圖優(yōu)化，片內(nèi)電流變化與傳統(tǒng)版圖結(jié)構(gòu)相比可降低約50%[8]。

1.8.2 針對(duì)物聯(lián)網(wǎng)時(shí)鐘網(wǎng)絡(luò)優(yōu)化

隨著半導(dǎo)體技術(shù)的發(fā)展和晶體管尺寸的縮小，3 nm 節(jié)點(diǎn)悄然而至，物聯(lián)網(wǎng)設(shè)備的功耗和電池壽命正在成為限制約束，功率已成為超大規(guī)模集成電路設(shè)計(jì)中最重要的因素。研究表明[9]，時(shí)鐘網(wǎng)絡(luò)是數(shù)字電路中消耗最多的信號(hào)，資料統(tǒng)計(jì)“永遠(yuǎn)在線”部分消耗了大約30%～40%的總電路功率。由于時(shí)鐘信號(hào)不斷且連續(xù)地切換以同步電路的所有順序塊，所以在新推出的低功耗設(shè)備和電池供電的物聯(lián)網(wǎng)設(shè)備上降低時(shí)序元件及其功耗顯得尤為重要。

低功耗物聯(lián)網(wǎng)設(shè)備的設(shè)計(jì)方法在功耗方面尚未達(dá)到完美，設(shè)計(jì)流程中的功耗預(yù)期在大多數(shù)情況下仍然是樂(lè)觀的，但也導(dǎo)致了更多未被注意的功率性能和面積損耗。時(shí)鐘網(wǎng)絡(luò)是現(xiàn)代低功耗超大規(guī)模集成電路設(shè)計(jì)和物聯(lián)網(wǎng)應(yīng)用中功耗方面最大的設(shè)計(jì)元素，大多數(shù)以前的關(guān)于時(shí)鐘網(wǎng)絡(luò)研究工作表明[10]，在布局過(guò)程中應(yīng)用多位觸發(fā)器（MBFF）雖可以降低功耗、無(wú)時(shí)序優(yōu)化和降低電路面積，然而在MBFF合并過(guò)程中仍然存在功率泄漏。最新研究提出了一種新的布局流程，一種前所未有的迭代MBFF 合并算法，通過(guò)測(cè)量了功率、性能和面積與傳統(tǒng)MBFF 實(shí)現(xiàn)相比，結(jié)果表明以76.6%的覆蓋率獲得更好的總MBFF 合并覆蓋率，以更少的擁塞獲得良好的布線結(jié)果，減少了3.8%的導(dǎo)線長(zhǎng)度，從而在沒(méi)有惡化時(shí)序和電路面積的情況下，開(kāi)關(guān)功率提高了約3.3%。

2 結(jié)語(yǔ)

EDA 技術(shù)和行業(yè)本身經(jīng)過(guò)半個(gè)世紀(jì)多的洗禮發(fā)展處于目前的成熟狀態(tài)，現(xiàn)在迫切需要重新審視該領(lǐng)域?qū)⑷绾伟l(fā)展以應(yīng)對(duì)新的形勢(shì)問(wèn)題。EDA 涉及的任何技術(shù)細(xì)節(jié)創(chuàng)新，需要政府和工業(yè)界最大限度地發(fā)揮引導(dǎo)支持作用，增加對(duì)創(chuàng)新活動(dòng)的課題經(jīng)費(fèi)和基礎(chǔ)設(shè)施投入，提供充足豐厚的資金，筑巢引鳳，吸引各個(gè)領(lǐng)域?qū)＜胰瞬藕蜕钊氲剡M(jìn)行前瞻性、開(kāi)創(chuàng)性研究。只有齊心協(xié)力、通力合作，微電子設(shè)計(jì)自動(dòng)化技術(shù)才有望取得突破性進(jìn)展，技術(shù)創(chuàng)新方可獲得井噴式涌現(xiàn)。