黨皓天， 劉東， 陳飛， 趙現(xiàn)平， 劉斯揚(yáng)， 王宏宇

(1. 上海交通大學(xué)電子信息與電氣工程學(xué)院，上海 200240；2. 云南電網(wǎng)有限責(zé)任公司，云南 昆明 650011；3. 江蘇金智科技股份有限公司，江蘇 南京 211106)

0 引言

電壓越限問題是影響配電網(wǎng)電能質(zhì)量的關(guān)鍵問題。在低碳背景下，越來越多的分布式電源(distributed generator,DG)接入配電網(wǎng)。相比于傳統(tǒng)配電網(wǎng)，高DG滲透率下的配電網(wǎng)電壓具有更大的波動(dòng)性[1—3]，這對(duì)配電網(wǎng)電壓的控制實(shí)時(shí)性提出了更高要求，IEEE 1547標(biāo)準(zhǔn)對(duì)電壓越限時(shí)間作出了明確限制[4]。

DG自身也是一類可調(diào)資源[5—7]，如何充分利用包含DG在內(nèi)的可調(diào)設(shè)備是配電網(wǎng)電壓調(diào)節(jié)的關(guān)鍵。然而，不同可調(diào)設(shè)備的電氣特性不同[8]，對(duì)不同設(shè)備的協(xié)同處理極大提高了電壓調(diào)節(jié)的計(jì)算難度。另外，隨著可調(diào)設(shè)備接入數(shù)量的增加，電壓調(diào)節(jié)所需求解的變量個(gè)數(shù)也隨之增多，傳統(tǒng)中心集中式計(jì)算方式所需的求解時(shí)間大幅增加，這與電壓控制所要求的實(shí)時(shí)性相互矛盾。因此，電壓控制正在向邊緣計(jì)算發(fā)展，在邊緣節(jié)點(diǎn)對(duì)其負(fù)責(zé)的附近區(qū)域內(nèi)的可調(diào)設(shè)備出力進(jìn)行計(jì)算，既能減少求解變量的數(shù)量，又能降低網(wǎng)絡(luò)傳輸?shù)臅r(shí)延。

目前，含多種DG的配電網(wǎng)電壓控制方式主要分為2類。第一類為電壓分區(qū)控制方式。該方式一般利用相應(yīng)規(guī)則對(duì)系統(tǒng)節(jié)點(diǎn)進(jìn)行區(qū)域劃分，若某節(jié)點(diǎn)電壓越限，則由區(qū)域內(nèi)的可調(diào)設(shè)備調(diào)整出力使電壓恢復(fù)正常[9]，一般適用于規(guī)模較大、無功設(shè)備充足的配電網(wǎng)。分區(qū)劃分依據(jù)是研究重點(diǎn)，文獻(xiàn)[10—12]針對(duì)不同場(chǎng)景提出了不同的分區(qū)劃分依據(jù)，取得了較好的應(yīng)用效果。在分區(qū)的基礎(chǔ)上，另有文獻(xiàn)提出了分層概念。文獻(xiàn)[13—14]將控制區(qū)域劃分為自治控制區(qū)域與協(xié)調(diào)控制區(qū)域兩部分，電壓越限問題由自治控制區(qū)域和協(xié)調(diào)控制區(qū)域協(xié)同解決。電壓分層分區(qū)控制策略雖然具有無需迭代計(jì)算、響應(yīng)快速的優(yōu)勢(shì)，但其計(jì)算只針對(duì)某特定區(qū)域，忽略或較少考慮了與其他區(qū)域的聯(lián)系，因此無法獲得全局最優(yōu)解。第二類電壓控制方式是對(duì)無功優(yōu)化問題直接進(jìn)行求解，這是一種基于最優(yōu)化理論的控制方式，一般適用于規(guī)模較小、設(shè)備較簡單的配電網(wǎng)。諸多研究通過啟發(fā)式算法直接求解[15—17]，另有研究采用二階錐松弛方法凸化原始非凸優(yōu)化模型。文獻(xiàn)[18]利用二階錐松弛變換，提出基于等值單相配電網(wǎng)的無功優(yōu)化方法。文獻(xiàn)[19]提出適應(yīng)三相不平衡主動(dòng)配電網(wǎng)無功優(yōu)化的二階錐松弛模型。此外，文獻(xiàn)[20—21]求解非凸非線性的無功優(yōu)化問題時(shí)，采用線性化近似的潮流方程。上述方式雖然可以得到近似全局最優(yōu)解，但在軟件層面計(jì)算復(fù)雜，加之邊緣終端算力不足，導(dǎo)致無法滿足電壓控制的實(shí)時(shí)性要求。

在邊緣計(jì)算下，同時(shí)滿足區(qū)域求解全局性和實(shí)時(shí)性的核心在于提高邊緣終端算力。然而，受限于成本，終端的中央處理器(central processing unit,CPU)和內(nèi)存資源配置無法達(dá)到中心服務(wù)器級(jí)別，純軟件計(jì)算效率提升有限。除此之外，諸多邊緣計(jì)算研究著眼于利用硬件輔助計(jì)算，例如利用現(xiàn)場(chǎng)可編程門陣列(field programmable gate array,FPGA)協(xié)助CPU計(jì)算[22]。FPGA適用于并行計(jì)算，其并行計(jì)算優(yōu)勢(shì)在錄波系統(tǒng)[23]、神經(jīng)網(wǎng)絡(luò)[24]、視頻檢測(cè)跟蹤[25]等方面均已得到驗(yàn)證。

片上系統(tǒng)現(xiàn)場(chǎng)可編程門陣列(system on chip field programmable gate array,SoC FPGA)可認(rèn)為是CPU與FPGA的結(jié)合，其在計(jì)算中可充分利用FPGA的并行計(jì)算優(yōu)勢(shì)與CPU的通用計(jì)算功能，有效提升計(jì)算效率?？紤]邊緣計(jì)算場(chǎng)景下的電壓控制，文中提出基于SoC FPGA的電壓控制策略。為兼顧控制的全局性與高效性，提出一種簡化的無功優(yōu)化模型，同時(shí)設(shè)計(jì)并實(shí)現(xiàn)了適用于FPGA計(jì)算的改進(jìn)并行遺傳算法，為提升邊緣側(cè)電壓控制速度提供有效的解決方案。

1 適用于FPGA計(jì)算的電壓控制模型與算法

不同于中心集中式控制，文中的電壓控制策略面向邊緣側(cè)，控制對(duì)象為一條饋線上所有節(jié)點(diǎn)的電壓，控制方式為邊緣終端計(jì)算后的就地控制。饋線雖只是配電網(wǎng)的一部分，但可視為小型配電網(wǎng)，針對(duì)配電網(wǎng)的無功控制模型與算法也可以應(yīng)用于單一饋線。

1.1 適用于FPGA計(jì)算的簡化電壓控制模型

電壓控制可視為電力系統(tǒng)無功優(yōu)化問題。當(dāng)系統(tǒng)中某一節(jié)點(diǎn)電壓越限時(shí)，通過調(diào)節(jié)系統(tǒng)中可調(diào)的無功設(shè)備如儲(chǔ)能設(shè)備、電容器組和DG等，調(diào)節(jié)系統(tǒng)的無功分布，從而調(diào)節(jié)節(jié)點(diǎn)電壓。

無功優(yōu)化的目標(biāo)函數(shù)一般為系統(tǒng)節(jié)點(diǎn)電壓偏移量最小或系統(tǒng)網(wǎng)損最小[26]。文中以系統(tǒng)節(jié)點(diǎn)電壓偏移量最小為目標(biāo)函數(shù)。約束條件包含等式約束和不等式約束。等式約束為潮流平衡約束。

(1)

式中：Pi，Qi分別為節(jié)點(diǎn)i的注入有功功率和無功功率；Ui，Uj分別為節(jié)點(diǎn)i和節(jié)點(diǎn)j的電壓；Gij，Bij，θij分別為節(jié)點(diǎn)i和節(jié)點(diǎn)j之間的電導(dǎo)、電納和電壓相角差；H為系統(tǒng)節(jié)點(diǎn)編號(hào)集合；ΔQi為節(jié)點(diǎn)i可調(diào)無功設(shè)備出力；QDG,i為節(jié)點(diǎn)i的DG出力；kC,i，QC,i分別為節(jié)點(diǎn)i投入電容器組的組數(shù)和單個(gè)電容器組的出力，kC,i為非負(fù)整數(shù)。

不等式約束包括節(jié)點(diǎn)電壓約束、節(jié)點(diǎn)功率約束、DG和電容器組出力約束。

該無功優(yōu)化問題即是求解得出一組可調(diào)無功設(shè)備出力，在滿足等式和不等式約束條件下，使得目標(biāo)函數(shù)值最小。對(duì)于此非凸非線性優(yōu)化問題，即使電壓控制目標(biāo)僅為1條含多種DG的饋線，也需較長的計(jì)算時(shí)間，因此需要對(duì)求解模型進(jìn)行適當(dāng)簡化，并對(duì)算法進(jìn)行并行設(shè)計(jì)。

式(1)所示的潮流平衡計(jì)算需要多次迭代，若用FPGA進(jìn)行迭代計(jì)算，則所需輸入、輸出操作較多。同時(shí)，此計(jì)算過程涉及大量三角函數(shù)和復(fù)數(shù)計(jì)算，所需FPGA計(jì)算資源較多，會(huì)大幅增加計(jì)算時(shí)間。文中重點(diǎn)考慮DG出力對(duì)電壓幅值的影響，在出力發(fā)生微小變化時(shí)可近似認(rèn)為潮流計(jì)算中的雅可比矩陣恒定。在工程化運(yùn)行允許精度范圍內(nèi)，該近似處理可大大提升電壓控制的實(shí)時(shí)性。

近似的功率平衡可由電壓靈敏度矩陣表示。電壓靈敏度矩陣反映了電力系統(tǒng)某節(jié)點(diǎn)的單位功率變化量對(duì)該系統(tǒng)所有節(jié)點(diǎn)電壓的影響，可由潮流平衡方程推導(dǎo)而來。根據(jù)實(shí)時(shí)電氣數(shù)據(jù)流和系統(tǒng)網(wǎng)絡(luò)參數(shù)，有：

(2)

式中：P,Q分別為各節(jié)點(diǎn)注入的有功功率和無功功率；V,δ分別為各節(jié)點(diǎn)電壓幅值和相角；?V/?P,?V/?Q為電壓靈敏度子矩陣。

文中采用可調(diào)無功設(shè)備調(diào)整無功出力，進(jìn)而調(diào)整電壓，可認(rèn)為ΔP=0。因此電壓靈敏度矩陣為：

S=?V/?Q

(3)

S反映了節(jié)點(diǎn)電壓變化量對(duì)無功功率變化量的靈敏程度。S為恒定矩陣，通過S可直接近似求得某節(jié)點(diǎn)無功功率的變化量對(duì)各節(jié)點(diǎn)電壓的影響。式(1)中的潮流約束條件可簡化為：

ΔV=SΔQ

(4)

即：

(5)

式中：n為節(jié)點(diǎn)個(gè)數(shù)。

無功優(yōu)化問題即是對(duì)式(5)中的無功出力進(jìn)行求解。式(5)中，QC,i為已知量，因此無功優(yōu)化問題可轉(zhuǎn)化為對(duì)[QDG,1kC，1…QDG,ikC,i…QDG,n-1kC,n-1]T的求解。

1.2 適用于FPGA計(jì)算的改進(jìn)并行遺傳算法

對(duì)于上述無功優(yōu)化問題，傳統(tǒng)求解算法包括電壓分區(qū)控制算法與啟發(fā)式優(yōu)化求解算法。前者求得的是局部解，后者求得的是全局解。文中綜合利用這2種算法，提出一種適用于FPGA快速求解的改進(jìn)并行遺傳算法。

1.2.1 傳統(tǒng)無功優(yōu)化求解算法

電壓分區(qū)控制時(shí)，首先定義一個(gè)臨界量ΔUth，對(duì)于無功電源的單位注入無功功率改變量，若某節(jié)點(diǎn)電壓改變量高于ΔUth，則將此節(jié)點(diǎn)納入該無功電源的調(diào)壓域。當(dāng)系統(tǒng)某節(jié)點(diǎn)電壓越限時(shí)，僅調(diào)節(jié)該節(jié)點(diǎn)所屬調(diào)壓域內(nèi)的無功電源即可。電壓分區(qū)控制方法具有快速、無需多次迭代計(jì)算等優(yōu)勢(shì)，但其忽視了調(diào)壓域外無功電源的作用，因此得到的僅是粗略的局部解，無法獲得全局最優(yōu)解。

求取無功優(yōu)化問題的全局最優(yōu)解，一般采用粒子群算法、和聲算法、遺傳算法等啟發(fā)式算法搜索全局最優(yōu)解或近似全局最優(yōu)解。因遺傳算法具有收斂速度快、適用于并行計(jì)算的優(yōu)勢(shì)，此處以遺傳算法為例進(jìn)行介紹，后續(xù)將改進(jìn)的遺傳算法在FPGA上實(shí)現(xiàn)，利用FPGA并行求解無功優(yōu)化問題。

針對(duì)電壓控制問題，經(jīng)典遺傳算法求解步驟為：(1) 生成初始化種群，每個(gè)個(gè)體為無功出力向量；(2) 進(jìn)入迭代計(jì)算過程，進(jìn)行選擇、交叉、變異操作，并保證生成的新個(gè)體滿足功率要求；(3) 進(jìn)行適應(yīng)度計(jì)算，將生成的新個(gè)體代入式(5)計(jì)算目標(biāo)函數(shù)值(遺傳算法中的適應(yīng)度值)并存儲(chǔ)；(4) 一代遺傳完畢，若不滿足求解要求，則回到步驟(2)重復(fù)迭代過程。

遺傳算法雖然可以計(jì)算出較為接近的全局最優(yōu)解，但計(jì)算中有多次迭代過程，影響計(jì)算效率。

1.2.2 改進(jìn)并行遺傳算法

考慮到遺傳算法本身編碼與求解方式具有并行性，適用于FPGA求解加速，因此無功優(yōu)化問題求解主體選取遺傳算法。此外，為同時(shí)滿足全局性和實(shí)時(shí)性要求，文中對(duì)遺傳算法改進(jìn)如下。

(1) 種群初始化過程引入電壓分區(qū)控制策略。由于遺傳算法初始種群的選取對(duì)算法的收斂性和效率影響很大，完全隨機(jī)的初始種群會(huì)導(dǎo)致收斂效果不佳?？紤]到配電網(wǎng)自身無功出力對(duì)電壓影響的特征，理論上的全局最優(yōu)解與電壓分區(qū)控制算法生成的局部最優(yōu)解相差較小。因此，為提高收斂速度，將初始種群中的一部分設(shè)置為電壓分區(qū)控制直接所得的個(gè)體，其余部分隨機(jī)產(chǎn)生。

(2) 迭代計(jì)算過程中應(yīng)用種群級(jí)和基因級(jí)的并行求解。種群級(jí)的并行是將一個(gè)大種群劃分為多個(gè)小種群，多個(gè)小種群并行地進(jìn)行遺傳計(jì)算，只有經(jīng)過一定的代數(shù)后種群間才進(jìn)行交流?；蚣?jí)的并行是指對(duì)于同一向量的不同位點(diǎn)可以同時(shí)操作，這在迭代過程中的交叉、變異和適應(yīng)度計(jì)算操作中都有大量應(yīng)用。與CPU的串行執(zhí)行特性不同，F(xiàn)PGA本質(zhì)是專用的硬件電路，種群級(jí)和基因級(jí)的并行都可以通過增加硬件資源實(shí)現(xiàn)。

(3) 迭代計(jì)算過程流水線化。遺傳算法中的選擇、交叉、變異和適應(yīng)度計(jì)算操作按順序組成了一個(gè)執(zhí)行周期。FPGA設(shè)計(jì)中不同操作對(duì)應(yīng)不同實(shí)際硬件模塊，采用流水線化的計(jì)算方式可有效降低模塊空閑率，提升計(jì)算效率。

2 基于SoC FPGA的電壓控制處理流程

2.1 SoC FPGA處理平臺(tái)

完整的電壓控制流程需要CPU與FPGA的協(xié)同計(jì)算，SoC FPGA為嵌入式系統(tǒng)提供了一種完全可編程的SoC，即異構(gòu)的片上系統(tǒng)結(jié)構(gòu)，將通用處理器與可編程邏輯相結(jié)合。SoC FPGA內(nèi)部架構(gòu)可分為兩部分，分別為處理器系統(tǒng)(processing system,PS)和可編程邏輯(programmable logic,PL),兩者之間通過高速接口通信。該架構(gòu)支持在PL部分進(jìn)行硬件邏輯設(shè)計(jì)，同時(shí)在PS部分進(jìn)行軟件設(shè)計(jì)。

2.2 電壓控制處理流程設(shè)計(jì)

SoC FPGA是計(jì)算與控制中心，文中設(shè)計(jì)其數(shù)據(jù)處理架構(gòu)如圖1所示。在處理中，PS側(cè)首先通過千兆以太網(wǎng)口接收配電網(wǎng)實(shí)時(shí)電氣信號(hào)并進(jìn)行潮流計(jì)算、S計(jì)算，之后將S計(jì)算結(jié)果通過高級(jí)可擴(kuò)展接口(advanced extensible interface，AXI)實(shí)時(shí)更新至PL側(cè)的塊存儲(chǔ)器(block random access memory,BRAM)。BRAM為PS側(cè)與PL側(cè)數(shù)據(jù)交互的橋梁。

圖1 SoC FPGA數(shù)據(jù)處理架構(gòu)Fig.1 Data processing architecture of SoC FPGA

同時(shí)，PS側(cè)對(duì)S進(jìn)行實(shí)時(shí)計(jì)算，而非檢測(cè)到電壓越限后才進(jìn)行計(jì)算，原因是S的計(jì)算耗時(shí)較多，若在檢測(cè)到電壓越限后再進(jìn)行計(jì)算則會(huì)大大增加無功優(yōu)化計(jì)算時(shí)間。S在短時(shí)間內(nèi)變化很小，因此無功優(yōu)化計(jì)算時(shí)，利用上一個(gè)時(shí)間點(diǎn)的S可以保證計(jì)算準(zhǔn)確性，且不必花費(fèi)重新計(jì)算的時(shí)間。此處S的計(jì)算周期為2 s。PL側(cè)在收到計(jì)算指令后可以直接從BRAM中獲取S數(shù)據(jù)。

PS側(cè)檢測(cè)到電壓越限后，會(huì)立刻通過AXI將實(shí)時(shí)節(jié)點(diǎn)電壓數(shù)據(jù)、電壓與功率約束條件和生成的部分初始化種群傳輸至BRAM中固定的對(duì)應(yīng)地址，同時(shí)觸發(fā)PL側(cè)并行計(jì)算模塊基于遺傳算法進(jìn)行無功優(yōu)化計(jì)算。PL側(cè)計(jì)算結(jié)束后，通過中斷的方式將最終計(jì)算結(jié)果傳輸至PS側(cè)。PS側(cè)根據(jù)此計(jì)算結(jié)果決定發(fā)出無功調(diào)整指令或?qū)⒔Y(jié)果上報(bào)給中心云端服務(wù)器。上述PS側(cè)和PL側(cè)協(xié)作計(jì)算的工作流程如圖2所示。

圖2 PS側(cè)與PL側(cè)協(xié)作計(jì)算流程Fig.2 Collaborative calculation process of PS side and PL side

3 適用于FPGA計(jì)算的并行遺傳算法設(shè)計(jì)

在設(shè)計(jì)時(shí)，S為實(shí)時(shí)計(jì)算所得，不會(huì)阻塞求解過程，因此影響無功優(yōu)化求解時(shí)間的最主要因素是遺傳算法效率。文中在FPGA上分模塊設(shè)計(jì)應(yīng)用于電壓控制求解的改進(jìn)遺傳算法。

3.1 硬件架構(gòu)設(shè)計(jì)

FPGA上的硬件設(shè)計(jì)一般采用自頂向下的模塊化設(shè)計(jì)。將遺傳算法的各個(gè)步驟設(shè)計(jì)為各個(gè)硬件模塊，并根據(jù)數(shù)據(jù)流通邏輯將其連接。PL側(cè)模塊化系統(tǒng)結(jié)構(gòu)設(shè)計(jì)如圖3所示。

圖3 并行遺傳算法系統(tǒng)結(jié)構(gòu)(并行度為2)Fig.3 System architecture of parallel genetic algorithm(degree of parallelism is 2)

圖3中，控制模塊是核心，各模塊的正常工作均依賴于控制模塊的控制信號(hào)。RAM1的存儲(chǔ)內(nèi)容為PS側(cè)計(jì)算出的S，即各節(jié)點(diǎn)的實(shí)際電壓、功率，電壓約束與功率約束。RAM2、RAM3分別存儲(chǔ)種群個(gè)體與對(duì)應(yīng)適應(yīng)度。種群交流模塊通過與RAM2、RAM3交互實(shí)現(xiàn)不同種群間的交流。其余模塊均負(fù)責(zé)某個(gè)種群進(jìn)化過程中的某一步驟，各模塊數(shù)量與并行進(jìn)化種群數(shù)量一致。

3.2 編碼設(shè)計(jì)

系統(tǒng)可調(diào)無功設(shè)備包括各節(jié)點(diǎn)DG及電容器組。前者為連續(xù)變量，后者為離散變量。對(duì)于包含DG或電容器組的節(jié)點(diǎn)，用11 b的編碼表示該節(jié)點(diǎn)的DG出力，首位為符號(hào)位，對(duì)應(yīng)于-1 024～1 024 kvar的可調(diào)量；用5 b的編碼表示電容器組投入組數(shù)，首位同樣為符號(hào)位，對(duì)應(yīng)于-16～16組的可投切量。以上變化量均可覆蓋節(jié)點(diǎn)DG出力或電容器組投入組數(shù)的取值范圍。單一節(jié)點(diǎn)對(duì)應(yīng)變量編碼如圖4所示。

圖4 單一節(jié)點(diǎn)對(duì)應(yīng)編碼格式Fig.4 Encoding format for a single node

假設(shè)在配電網(wǎng)系統(tǒng)中存在T個(gè)節(jié)點(diǎn)具有無功調(diào)節(jié)能力，則遺傳算法種群中的每個(gè)個(gè)體均可表示為16T個(gè)數(shù)字相連，即[QDG,1kC,1…QDG,ikC,i…QDG,TkC,T]T對(duì)應(yīng)的編碼位數(shù)為16T。

3.3 模塊化硬件設(shè)計(jì)要點(diǎn)

基于軟件求解的遺傳算法在文獻(xiàn)[15,23]中已有詳細(xì)說明，此處重點(diǎn)介紹遺傳算法的FPGA求解相較于軟件求解的不同之處，以及針對(duì)電壓調(diào)節(jié)場(chǎng)景的適應(yīng)性改進(jìn)。

(1) 設(shè)計(jì)控制模塊，保證硬件系統(tǒng)有序正常工作。不同于CPU中天然的串行化處理，F(xiàn)PGA中不同模塊的串行化工作需要有限狀態(tài)機(jī)的支持?？刂颇K即通過適用于遺傳算法的有限狀態(tài)機(jī)實(shí)現(xiàn)與其他模塊的信號(hào)交互。

將每個(gè)種群的進(jìn)化過程分為7個(gè)狀態(tài)。其中空閑和停止分別表示復(fù)位和結(jié)束信號(hào)。另外5個(gè)狀態(tài)為工作狀態(tài)，分別為種群初始化、選擇狀態(tài)、交叉變異、適應(yīng)度計(jì)算和種群交流。狀態(tài)轉(zhuǎn)換如圖5所示。

圖5 控制模塊有限狀態(tài)機(jī)Fig.5 Finite state machine in control module

(2) 在初始化模塊設(shè)計(jì)中引入電壓分區(qū)控制思想，提高遺傳算法收斂速度。初代種群的選取對(duì)遺傳算法的收斂性影響很大。分區(qū)控制策略給出的無功調(diào)整解是一個(gè)較為粗略的解，但結(jié)合實(shí)際情況可知，該解與最終的全局最優(yōu)解較為接近，因此可將其作為初代種群的一部分，提高算法收斂速度。

文中設(shè)置初代種群中25%的個(gè)體由電壓分區(qū)控制策略給出，另外75%的個(gè)體在初始化模塊中隨機(jī)產(chǎn)生。以此設(shè)置，既可以利用分區(qū)控制算法的結(jié)果提高算法收斂速度，又可以防止算法陷入早熟或局部最優(yōu)解。

(3) 由于FPGA不善于概率計(jì)算，須設(shè)計(jì)新的選擇機(jī)制。該機(jī)制的實(shí)現(xiàn)需要選擇模塊、存儲(chǔ)模塊以及隨機(jī)數(shù)生成模塊的協(xié)同配合。

常用的選擇操作為輪盤賭選擇和隨機(jī)聯(lián)賽選擇。輪盤賭選擇的核心思想是使更優(yōu)秀的個(gè)體有更大的概率被選中，每個(gè)個(gè)體被選中的概率為其適應(yīng)度與種群所有個(gè)體適應(yīng)度之和的比值。隨機(jī)聯(lián)賽選擇更為簡單，隨機(jī)從種群中選取偶數(shù)個(gè)個(gè)體，兩兩進(jìn)行比較，更優(yōu)秀的個(gè)體得以保留。

雖然輪盤賭選擇更為合理，但由于FPGA處理小數(shù)與概率問題較為復(fù)雜，因此文中設(shè)計(jì)的選擇機(jī)制基于隨機(jī)聯(lián)賽選擇，同時(shí)吸取了比例選擇的思想。該機(jī)制依賴存儲(chǔ)模塊的設(shè)置。存儲(chǔ)模塊每次存儲(chǔ)2個(gè)新個(gè)體及其對(duì)應(yīng)適應(yīng)度，在存儲(chǔ)前對(duì)待存儲(chǔ)的2個(gè)個(gè)體適應(yīng)度進(jìn)行比較，適應(yīng)度較高的個(gè)體存儲(chǔ)于種群的上半部分，適應(yīng)度較低的個(gè)體存儲(chǔ)于種群的下半部分。

選擇操作中隨機(jī)選擇的個(gè)體位置由隨機(jī)數(shù)模塊產(chǎn)生，通過對(duì)隨機(jī)數(shù)進(jìn)行修正，使得種群上半部分的個(gè)體有更大概率被選出，從而接近輪盤賭的選擇結(jié)果。隨機(jī)數(shù)生成模塊為一個(gè)x位線性反饋移位寄存器，如圖6所示。

圖6 隨機(jī)數(shù)生成模塊Fig.6 Random number generation module

(4) 復(fù)制硬件電路實(shí)現(xiàn)種群的并行進(jìn)化，并設(shè)計(jì)種群交流模塊負(fù)責(zé)種群間的交流。種群的并行進(jìn)化既可以提高遺傳算法計(jì)算的并行度，又可以獨(dú)立發(fā)展出不同的優(yōu)良基因片段。而種群交流有助于優(yōu)良基因的集中，進(jìn)化出更為優(yōu)秀的個(gè)體。設(shè)計(jì)中，種群交流表現(xiàn)為某一種群內(nèi)最優(yōu)個(gè)體對(duì)另一種群內(nèi)最差個(gè)體的替換。假設(shè)種群進(jìn)化并行度為m，種群間交流過程如圖7所示。

圖7 種群間交流過程示意Fig.7 Schematic diagram of the communication process between species

(5) 各模塊內(nèi)部的乘加計(jì)算與矩陣計(jì)算中，通過增加硬件資源實(shí)現(xiàn)基因級(jí)的并行。交叉和變異分別采用多點(diǎn)交叉和多點(diǎn)變異操作。對(duì)于多點(diǎn)操作，在FPGA中可復(fù)制硬件單元實(shí)現(xiàn)并行操作。

適應(yīng)度計(jì)算模塊是最耗費(fèi)硬件資源的模塊，同時(shí)也是通過FPGA并行計(jì)算最能提升計(jì)算效率的模塊。由于交叉變異模塊的輸出個(gè)體已保證功率滿足約束條件。因此在適應(yīng)度計(jì)算時(shí)僅考慮電壓越限問題。文中對(duì)于電壓約束問題的考慮體現(xiàn)在目標(biāo)函數(shù)懲罰系數(shù)分段設(shè)計(jì)中。當(dāng)通過S計(jì)算所得的某節(jié)點(diǎn)電壓越限時(shí)，該節(jié)點(diǎn)對(duì)應(yīng)項(xiàng)的懲罰因子較其他非越限項(xiàng)更大。且電壓偏移越多，其懲罰系數(shù)越大，導(dǎo)致最終目標(biāo)函數(shù)值越大。經(jīng)過幾代選擇后，明顯會(huì)產(chǎn)生電壓越限的個(gè)體基因片段會(huì)被剔除。

基于以上分析，適應(yīng)度計(jì)算模塊僅計(jì)算輸入個(gè)體對(duì)應(yīng)的目標(biāo)函數(shù)值即可，不必考慮約束條件。目標(biāo)函數(shù)值的計(jì)算涉及矩陣運(yùn)算與多個(gè)乘加運(yùn)算，可充分發(fā)揮FPGA的并行計(jì)算能力。

適應(yīng)度計(jì)算步驟為：將電容器組數(shù)映射為無功出力，并與DG出力加和形成無功出力向量；代入式(5)進(jìn)行計(jì)算，求得各節(jié)點(diǎn)電壓增量與改變后的實(shí)際電壓；代入目標(biāo)函數(shù)求適應(yīng)度。

上述步驟中的乘加計(jì)算與矩陣計(jì)算均可通過堆疊硬件資源并行求解。

4 算例分析

4.1 參數(shù)設(shè)置

文中以某配電系統(tǒng)衍生的算例為對(duì)象進(jìn)行分析[27]。該算例包含62個(gè)節(jié)點(diǎn)，共3條饋線，饋線間通過聯(lián)絡(luò)線連接。文中面向邊緣側(cè)單條饋線進(jìn)行電壓控制，不涉及饋線間的無功支撐，因此選取其中1條饋線為例進(jìn)行重點(diǎn)分析，其拓?fù)淙鐖D8所示。系統(tǒng)基準(zhǔn)電壓為10 kV，基準(zhǔn)容量為10 MW，各節(jié)點(diǎn)電壓可接受偏移范圍為-0.05～0.05 p.u.，負(fù)荷均視為恒定功率負(fù)荷。為驗(yàn)證文中所提電壓控制策略，對(duì)算例修改如下：在節(jié)點(diǎn)3、節(jié)點(diǎn)5和節(jié)點(diǎn)11安裝DG，每組DG的無功出力范圍為0～600 kvar，每組DG的容量為1 MV·A，每組逆變器的容量為1.2 MV·A。在節(jié)點(diǎn)2、節(jié)點(diǎn)9分別安裝10組電容器，每組電容器容量為25 kvar。

圖8 饋線拓?fù)銯ig.8 Feeder topology

設(shè)置ΔUth為0.08 p.u.[28]。當(dāng)某一節(jié)點(diǎn)電壓變化量同時(shí)達(dá)到多個(gè)可調(diào)設(shè)備的門檻值時(shí)，將其分配至引起其電壓變化量最大的可調(diào)設(shè)備調(diào)壓域。以此為依據(jù)將該系統(tǒng)劃分為2個(gè)調(diào)壓域，如表1所示。

表1 調(diào)壓域劃分Table 1 Division of voltage regulation zone

設(shè)置個(gè)體生成策略為：選取電壓越限最嚴(yán)重的節(jié)點(diǎn)，由該節(jié)點(diǎn)所在調(diào)壓域內(nèi)的可調(diào)無功設(shè)備調(diào)整無功出力為主，由調(diào)壓域外的無功設(shè)備出力調(diào)整為輔。設(shè)調(diào)整無功出力總量為恒定值ΔQch，其值為對(duì)作用最強(qiáng)的可調(diào)無功設(shè)備支撐該節(jié)點(diǎn)電壓抬升至1.02 p.u.或下降至0.98 p.u.所增加或減少的無功值。ΔQch由調(diào)壓域內(nèi)出力和調(diào)壓域外出力兩部分組成。設(shè)定調(diào)壓域內(nèi)可調(diào)設(shè)備的出力比例分別為0.95ΔQch，0.90ΔQch，0.85ΔQch，0.80ΔQch，保證域內(nèi)出力占主導(dǎo)地位。在具體分配中，調(diào)壓域內(nèi)的出力分配按不同可調(diào)設(shè)備所在節(jié)點(diǎn)的電壓靈敏度系數(shù)加權(quán)分配，調(diào)壓域外設(shè)備的出力隨機(jī)分配。

FPGA硬件并行化計(jì)算的遺傳算法相應(yīng)參數(shù)設(shè)置如表2所示。SoC FPGA的硬件參數(shù)如表3所示。

表2 并行遺傳算法參數(shù)設(shè)置Table 2 Parameters of parallel genetic algorithm

表3 SoC FPGA硬件參數(shù)Table 3 Hardware parameters of SoC FPGA

4.2 仿真驗(yàn)證與分析

4.2.1 初始系統(tǒng)狀態(tài)

文中設(shè)計(jì)的目的在于兼顧邊緣側(cè)饋線電壓控制的全局準(zhǔn)確性與計(jì)算高效性。采用節(jié)點(diǎn)電壓越下限與節(jié)點(diǎn)電壓越上限2種場(chǎng)景進(jìn)行分析，2種場(chǎng)景的初始電壓分別如圖9、圖10中初始電壓所示。

記文中SoC FPGA軟硬件結(jié)合的電壓控制方法為方法Ⅰ。將以下3種求解方式與方法Ⅰ進(jìn)行對(duì)比。

方法Ⅱ：電壓分區(qū)控制方式。由電壓分區(qū)控制策略直接給出可調(diào)設(shè)備無功調(diào)整量。

方法Ⅲ：純軟件非迭代方式。采用純軟件的計(jì)算方式，將FPGA并行化遺傳算法求解部分改為軟件計(jì)算。其他設(shè)置不變。

方法Ⅳ：純軟件迭代方式。在方法Ⅲ的基礎(chǔ)上，將式(5)電壓靈敏度矩陣約束條件改為式(3)的原始潮流平衡約束條件。此時(shí)，每次適應(yīng)度計(jì)算均完成一次完整的潮流計(jì)算。

以上4種方法具有相同的初始化種群。

4.2.2 全局準(zhǔn)確性

應(yīng)用上述4種方法，電壓越下限場(chǎng)景的調(diào)壓效果和求解結(jié)果分別如圖9和表4所示，電壓越上限場(chǎng)景的調(diào)壓效果和求解結(jié)果分別見圖10和表5。

圖9 電壓越下限場(chǎng)景的調(diào)壓效果對(duì)比Fig.9 Comparison of voltage regulation effects where voltage is lower than lower limit

表4 電壓越下限場(chǎng)景的4種方式求解結(jié)果Table 4 The solution results of four methods in the scenario where voltage is lower than lower limit

圖10 電壓越上限場(chǎng)景的調(diào)壓效果對(duì)比Fig.10 Comparison of voltage regulation effects where voltage exceeds upper limit

上述2種場(chǎng)景的求解結(jié)果均滿足功率約束。方法Ⅰ和方法Ⅲ應(yīng)用簡化模型求解，而方法Ⅱ應(yīng)用電壓分區(qū)控制方式求解。由圖9和圖10可知，2種場(chǎng)景越限節(jié)點(diǎn)的電壓均可恢復(fù)至正常范圍內(nèi)，但對(duì)距離越限節(jié)點(diǎn)較遠(yuǎn)的其他非越限節(jié)點(diǎn)(例如節(jié)點(diǎn)16)的電壓調(diào)節(jié)，方法Ⅰ明顯優(yōu)于方法Ⅱ。因此，相比于方法Ⅱ，方法Ⅰ具有更好的全局性。

表5 電壓越上限場(chǎng)景的4種方式求解結(jié)果Table 5 The solution results of four methods in the scenario where voltage exceeds upper limit

方法Ⅳ應(yīng)用原始模型進(jìn)行求解，將其求解結(jié)果與簡化模型求解結(jié)果進(jìn)行對(duì)比。與原始模型相比，簡化模型出于計(jì)算效率考慮，將潮流平衡條件線性化，因此用最終近似計(jì)算結(jié)果代入實(shí)際潮流計(jì)算時(shí)會(huì)產(chǎn)生一定的偏差。但考慮電壓調(diào)整的實(shí)時(shí)性，相比于此近似計(jì)算產(chǎn)生的較小偏差，計(jì)算效率的大幅提升具有更大意義。

4.2.3 計(jì)算高效性

在保證控制全局準(zhǔn)確性的基礎(chǔ)上，驗(yàn)證文中所提方法Ⅰ的計(jì)算效率優(yōu)勢(shì)。將方法Ⅰ的求解效率與方法Ⅲ、方法Ⅳ進(jìn)行對(duì)比，經(jīng)過隨機(jī)10次重復(fù)驗(yàn)證，統(tǒng)計(jì)3種方法的平均求解時(shí)間與遺傳代數(shù)。2種場(chǎng)景的求解效率對(duì)比分別如表6和表7所示。

表6 電壓越下限場(chǎng)景的求解效率對(duì)比Table 6 Comparison of solution efficiency in the scenario where voltage is lower than lower limit

表7 電壓越上限場(chǎng)景的求解效率對(duì)比Table 7 Comparison of solution efficiency in the scenario where voltage exceeds upper limit

由表6、表7分析可知，方法Ⅳ的求解用時(shí)明顯大于方法Ⅰ和方法Ⅲ。這是由于方法Ⅳ采用了原始無功控制模型，在遺傳算法中對(duì)于每個(gè)個(gè)體的適應(yīng)度計(jì)算都需要完整的潮流計(jì)算。每次潮流計(jì)算都包括多次迭代過程，極大增加了計(jì)算時(shí)間。此外，潮流計(jì)算的迭代次數(shù)不確定，適應(yīng)度計(jì)算的時(shí)間也具有較大波動(dòng)性。因此，方法Ⅳ不具備實(shí)時(shí)性，這也說明了方法Ⅰ在計(jì)算效率上具有明顯優(yōu)勢(shì)。

進(jìn)而對(duì)比方法Ⅰ和方法Ⅲ可知，對(duì)于相同的計(jì)算量，方法Ⅰ利用FPGA并行化加速計(jì)算的遺傳算法，相比于方法Ⅲ的純軟件計(jì)算，在計(jì)算用時(shí)上具有較大優(yōu)勢(shì)。在上述2個(gè)電壓越限場(chǎng)景中，方法Ⅰ相對(duì)于方法Ⅲ的計(jì)算效率分別提升了2.41倍和2.15倍。最后，實(shí)驗(yàn)表明在上述2種場(chǎng)景下，方法Ⅰ的并行加速比分別為1.97，1.71。

綜上，在上述2種電壓越限場(chǎng)景下，與其他電壓控制方法相比，文中利用簡化模型、基于SoC FPGA計(jì)算的并行遺傳算法可以更好地兼顧求解的全局性與高效性。

5 結(jié)語

隨著越來越多的可控DG接入配電網(wǎng)，傳統(tǒng)中心集中式的電壓控制計(jì)算方式在計(jì)算效率與控制實(shí)時(shí)性上表現(xiàn)出了不足，因此配電網(wǎng)的電壓控制向邊緣計(jì)算發(fā)展。為在邊緣終端上實(shí)現(xiàn)快速電壓控制，文中提出并實(shí)現(xiàn)了一種基于SoC FPGA的硬件并行化電壓控制方法。該方法結(jié)合了電壓分區(qū)控制策略與遺傳算法求解方式，正確劃分軟硬件職責(zé)，在軟件側(cè)非阻塞式地計(jì)算電壓靈敏度矩陣，在硬件側(cè)利用FPGA優(yōu)秀的并行計(jì)算能力，加速了優(yōu)化問題的求解。算例分析對(duì)比驗(yàn)證表明，相比于純軟件的計(jì)算方式，所提方法可以大幅提高電壓控制的實(shí)時(shí)性。

在更大規(guī)模DG接入的配電網(wǎng)系統(tǒng)中，由于其可調(diào)可控資源更多，在終端利用FPGA并行化計(jì)算的并行度也會(huì)相應(yīng)提高，從而可以更大幅度地提升終端設(shè)備的計(jì)算效率。隨著物聯(lián)網(wǎng)與通信技術(shù)的發(fā)展，所提方法由于計(jì)算效率的優(yōu)勢(shì)，將在配電網(wǎng)電壓控制領(lǐng)域具有廣闊的應(yīng)用前景。