廖曉宇 黃新陽(yáng) 時(shí)培燕

摘要：在航空發(fā)動(dòng)機(jī)轉(zhuǎn)速控制系統(tǒng)中，轉(zhuǎn)速信號(hào)的采集結(jié)果將影響著飛機(jī)控制的安全性。由于轉(zhuǎn)速信號(hào)需實(shí)時(shí)監(jiān)測(cè)，通過CPU直接進(jìn)行頻率采集將耗費(fèi)極大資源，功耗也隨之增大。本文設(shè)計(jì)了基于FPGA的轉(zhuǎn)速信號(hào)采集系統(tǒng)，通過硬件調(diào)理轉(zhuǎn)速信號(hào)后，送至FPGA使用高頻脈沖計(jì)數(shù)法進(jìn)行轉(zhuǎn)速信號(hào)采集。針對(duì)轉(zhuǎn)速脈沖信號(hào)出現(xiàn)高頻異常干擾的情況，優(yōu)化提出了檢測(cè)處理異常干擾的方法，通過仿真及測(cè)試，驗(yàn)證達(dá)到了預(yù)期的采集精確度以及濾除異常高頻干擾的設(shè)計(jì)目標(biāo)。

關(guān)鍵詞：轉(zhuǎn)速信號(hào)調(diào)理;轉(zhuǎn)速信號(hào)采集;FPGA

一、引言

轉(zhuǎn)速信號(hào)是航空發(fā)動(dòng)機(jī)中控制的關(guān)鍵變量之一[1-3]，當(dāng)轉(zhuǎn)速信號(hào)采集出現(xiàn)異常時(shí)將會(huì)引起轉(zhuǎn)速控制的振蕩，因而轉(zhuǎn)速信號(hào)采集的準(zhǔn)確性與穩(wěn)定性極為重要[4-8]。

相較基于CPU的轉(zhuǎn)速信號(hào)采集系統(tǒng)，F(xiàn)PGA集成規(guī)模與運(yùn)算速度不斷提升，具有并行處理的優(yōu)點(diǎn)，運(yùn)算速度提升的同時(shí)，能夠降低功耗，減少CPU資源耗費(fèi)。隨著FPGA被應(yīng)用于更多的控制領(lǐng)域，基于FPGA的轉(zhuǎn)速信號(hào)采集系統(tǒng)應(yīng)用愈加廣泛[9-10]。

本文設(shè)計(jì)了基于FPGA的轉(zhuǎn)速信號(hào)采集系統(tǒng)，首先對(duì)轉(zhuǎn)速傳感器采集的信息進(jìn)行硬件調(diào)理，得到頻率相同的方波信號(hào)，然后由FPGA對(duì)該方波信號(hào)進(jìn)行處理，實(shí)現(xiàn)對(duì)轉(zhuǎn)速信號(hào)的采集，采集精度可通過參數(shù)配置進(jìn)行調(diào)節(jié)，最終采集結(jié)果可通過總線傳送給CPU。

二、轉(zhuǎn)速信號(hào)采集系統(tǒng)設(shè)計(jì)方案

轉(zhuǎn)速信號(hào)采集系統(tǒng)原理框圖如圖1所示，主要包括轉(zhuǎn)速信號(hào)調(diào)理電路、總線通信電路、FPGA、CPU，其中轉(zhuǎn)速信號(hào)調(diào)理電路包括帶通濾波電路、限幅電路、差分放大電路與滯回比較電路。

常用的轉(zhuǎn)速傳感器包括光電式、電容式、磁電式等，由于磁電式傳感器結(jié)構(gòu)簡(jiǎn)單且測(cè)量轉(zhuǎn)速范圍寬，航空轉(zhuǎn)速傳感器通常采用磁電式傳感器，利用電磁感應(yīng)原理將音輪齒的機(jī)械旋轉(zhuǎn)而導(dǎo)致的磁場(chǎng)變化轉(zhuǎn)化為電信號(hào)輸出，因此轉(zhuǎn)速傳感器輸出電壓有效值與其采集頻率成正比。轉(zhuǎn)速電壓信號(hào)先通過帶通濾波電路進(jìn)行濾波，帶通濾波電路由低通濾波器與高通濾波器級(jí)聯(lián)形成，高通濾波器中的隔直電容同時(shí)能夠?qū)崿F(xiàn)對(duì)地、對(duì)電源的保護(hù)，并且允許轉(zhuǎn)速傳感器輸出信號(hào)過零的情況，本文選擇合適的電阻與電容，將帶通濾波電路的低頻截止頻率設(shè)置為需要采集最低轉(zhuǎn)速信號(hào)的頻率，高頻截止頻率設(shè)置為需要采集最高轉(zhuǎn)速信號(hào)的1.2倍。限幅電路通過穩(wěn)壓二極管實(shí)現(xiàn)信號(hào)電壓鉗位，由此在傳感器檢測(cè)到過高頻率信號(hào)時(shí)能夠保護(hù)后級(jí)電路，防止后級(jí)電路因輸入電壓過高損壞。差分放大電路將傳感器輸出的電壓信號(hào)進(jìn)一步放大，增強(qiáng)采集信號(hào)幅值，同時(shí)提高電路的抗干擾能力。滯回比較電路將差分放大后的信號(hào)與參考電壓進(jìn)行比較，通過設(shè)置滯回區(qū)間，進(jìn)一步濾波，防止波形不穩(wěn)定導(dǎo)致的比較錯(cuò)誤。

三、 轉(zhuǎn)速信號(hào)采集系統(tǒng)硬件可編程設(shè)計(jì)

（一）高頻脈沖計(jì)數(shù)法

航空轉(zhuǎn)速傳感器輸出的電信號(hào)為正弦波信號(hào)，經(jīng)由轉(zhuǎn)速信號(hào)調(diào)理電路處理之后，成為標(biāo)準(zhǔn)方波信號(hào)送至FPGA。由于音輪齒制作工藝誤差的存在，音輪齒每個(gè)齒的寬度以及相鄰齒的間隔存在一定偏差，則對(duì)應(yīng)每個(gè)齒所感應(yīng)出的正弦波信號(hào)并不完全一致，調(diào)理得到的方波信號(hào)頻率存在一定偏差。為了消除此項(xiàng)誤差，本文采用高頻脈沖計(jì)數(shù)法，將N個(gè)方波對(duì)應(yīng)的時(shí)間段記為一個(gè)完整周期，如圖2所示。在完整周期內(nèi)對(duì)高頻脈沖信號(hào)進(jìn)行計(jì)數(shù)，將計(jì)數(shù)值count存儲(chǔ)至寄存器，通過總線傳輸至CPU，由CPU軟件通過公式（1）計(jì)算得到實(shí)時(shí)轉(zhuǎn)速頻率。

（1）

其中，

N——音輪齒齒數(shù)的整數(shù)倍個(gè)數(shù)，個(gè);

f0——高頻脈沖頻率，Hz;

count——當(dāng)前完整周期內(nèi)高頻計(jì)數(shù)個(gè)數(shù)，個(gè)。

（二）FPGA實(shí)現(xiàn)過程

本文系統(tǒng)時(shí)鐘使用總線時(shí)鐘，便于后續(xù)進(jìn)行通訊，設(shè)置音輪齒齒數(shù)參數(shù)為NUM_GEAR，設(shè)置頻率上下限對(duì)應(yīng)計(jì)數(shù)參數(shù)N_LIM_HIGH與N_LIM_LOW，并同時(shí)對(duì)當(dāng)前輪頻率轉(zhuǎn)速脈沖個(gè)數(shù)以及高頻脈沖個(gè)數(shù)進(jìn)行累計(jì)，待當(dāng)前輪采集結(jié)束后刷新頻率采集結(jié)果。

本文的轉(zhuǎn)速信號(hào)采集的流程圖如圖3所示，首先進(jìn)行上述參數(shù)配置，判斷FPGA是否處于復(fù)位狀態(tài)，若處于復(fù)位狀態(tài)，則各寄存器保持復(fù)位初始值，若不處于復(fù)位狀態(tài)，則對(duì)轉(zhuǎn)速脈沖信號(hào)輸入進(jìn)行時(shí)鐘同步處理。判斷轉(zhuǎn)速脈沖累計(jì)是否達(dá)到設(shè)定的齒數(shù)參數(shù)，若未達(dá)到則持續(xù)累計(jì)轉(zhuǎn)速脈沖與高頻脈沖數(shù)，若達(dá)到則刷新頻率采集結(jié)果，并清除所有計(jì)數(shù)開始下一輪采集。此外，在當(dāng)前輪采集結(jié)束時(shí)，將高頻脈沖計(jì)數(shù)值與轉(zhuǎn)速上下限參數(shù)進(jìn)行比較，若轉(zhuǎn)速超過上限值則記為上限頻率，若轉(zhuǎn)速低于下限值則記為0Hz。

（三）方法優(yōu)化

由于航空發(fā)動(dòng)機(jī)的慣性很大，轉(zhuǎn)速的變化較為緩慢，相鄰轉(zhuǎn)速脈沖信號(hào)對(duì)應(yīng)的高頻脈沖計(jì)數(shù)值不會(huì)產(chǎn)生過大的差異。當(dāng)轉(zhuǎn)速調(diào)理電路出現(xiàn)異常干擾時(shí)，可能會(huì)導(dǎo)致調(diào)理后的轉(zhuǎn)速脈沖信號(hào)出現(xiàn)一個(gè)周期很小的方波，如圖4所示，這將導(dǎo)致所累計(jì)的高頻脈沖計(jì)數(shù)點(diǎn)數(shù)將少計(jì)一個(gè)正常轉(zhuǎn)速脈沖信號(hào)所對(duì)應(yīng)的點(diǎn)數(shù)，使得轉(zhuǎn)速采集結(jié)果出現(xiàn)極大波動(dòng)。為了進(jìn)一步提高轉(zhuǎn)速采集的可靠性，本文同時(shí)采集每一個(gè)單獨(dú)的轉(zhuǎn)速脈沖信號(hào)所對(duì)應(yīng)的高頻脈沖計(jì)數(shù)值，若出現(xiàn)上一個(gè)轉(zhuǎn)速脈沖信號(hào)對(duì)應(yīng)的高頻脈沖計(jì)數(shù)值遠(yuǎn)小于當(dāng)前轉(zhuǎn)速脈沖信號(hào)對(duì)應(yīng)的高頻脈沖計(jì)數(shù)值，則忽略上一個(gè)異常轉(zhuǎn)速脈沖信號(hào)對(duì)應(yīng)的高頻脈沖計(jì)數(shù)，后續(xù)繼續(xù)正常采集。

四、FPGA仿真分析

本文對(duì)上述功能進(jìn)行硬件可編程設(shè)計(jì)與仿真分析，得到以下結(jié)果。

（一）將轉(zhuǎn)速頻率信號(hào)設(shè)置為2000Hz，進(jìn)行仿真。

由圖5可見，寄存器speed_reg的值為281256，即對(duì)于一輪采集，15個(gè)轉(zhuǎn)速頻率脈沖所對(duì)應(yīng)采集到的高頻脈沖計(jì)數(shù)值為281256，根據(jù)公式（1）計(jì)算可得轉(zhuǎn)速信號(hào)頻率為1999.957Hz，與真實(shí)輸入的轉(zhuǎn)速信號(hào)的絕對(duì)偏差為0.002%，滿足航空發(fā)動(dòng)機(jī)轉(zhuǎn)速控制系統(tǒng)的要求。

（二）將轉(zhuǎn)速頻率信號(hào)設(shè)置為199Hz，進(jìn)行仿真。

由圖6可見，199Hz對(duì)應(yīng)寄存器speed_reg的值為0，證明當(dāng)轉(zhuǎn)速信號(hào)小于頻率采集下限200Hz時(shí)，頻率采集值記為0Hz，與設(shè)計(jì)相符。

（三）將轉(zhuǎn)速頻率信號(hào)設(shè)置為20001Hz，進(jìn)行仿真。

由圖7可見，20001Hz對(duì)應(yīng)寄存器speed_reg的值為28125，根據(jù)公式（1）計(jì)算可以得到轉(zhuǎn)速信號(hào)頻率為20000Hz，證明當(dāng)轉(zhuǎn)速信號(hào)大于頻率采集上限20000Hz時(shí)，頻率采集值記為20000Hz，與設(shè)計(jì)相符。

（四）將轉(zhuǎn)速頻率信號(hào)設(shè)置出現(xiàn)異常高頻干擾，進(jìn)行仿真。

圖8中設(shè)置的正常轉(zhuǎn)速信號(hào)為5000Hz，其中設(shè)置一個(gè)高頻干擾，干擾信號(hào)周期遠(yuǎn)小于正常轉(zhuǎn)速信號(hào)周期。通過圖8，可以看到出現(xiàn)干擾信號(hào)前，轉(zhuǎn)速采集高頻脈沖點(diǎn)數(shù)為112502，根據(jù)公式（1）計(jì)算可以得到轉(zhuǎn)速信號(hào)頻率為4999.91Hz;當(dāng)出現(xiàn)干擾信號(hào)，轉(zhuǎn)速采集高頻脈沖點(diǎn)數(shù)為112544，根據(jù)公式（1）計(jì)算可得轉(zhuǎn)速信號(hào)頻率為4998.0Hz;若未進(jìn)行優(yōu)化處理，則計(jì)數(shù)點(diǎn)數(shù)將為111043，計(jì)算可得轉(zhuǎn)速信號(hào)頻率為5065.6Hz。可見優(yōu)化方法能夠從算法上針對(duì)異常高頻干擾進(jìn)行濾除，防止轉(zhuǎn)速采集信號(hào)出現(xiàn)較大波動(dòng)。

五、結(jié)束語(yǔ)

基于FPGA的轉(zhuǎn)速信號(hào)采集系統(tǒng)，實(shí)現(xiàn)了以下功能：

（一）能夠?qū)崿F(xiàn)對(duì)發(fā)動(dòng)機(jī)轉(zhuǎn)速傳感器信號(hào)的硬件調(diào)理，獲得相同頻率的標(biāo)準(zhǔn)方波信號(hào)輸入至FPGA進(jìn)行處理;

（二）FPGA能夠減少CPU資源耗費(fèi)，準(zhǔn)確采集轉(zhuǎn)速信號(hào)頻率，最大誤差僅為0.002%。

（三）FPGA可以通過參數(shù)設(shè)置采集頻率范圍，當(dāng)轉(zhuǎn)速小于頻率下限值時(shí)默認(rèn)為0Hz，當(dāng)大于頻率上限值時(shí)默認(rèn)為上限值。

（四）能夠進(jìn)一步提升可靠性，對(duì)于轉(zhuǎn)速脈沖信號(hào)出現(xiàn)異常高頻干擾時(shí)，通過FPGA濾去此干擾，避免干擾所導(dǎo)致的轉(zhuǎn)速采集結(jié)果大幅波動(dòng)情況。

作者單位：廖曉宇? ? 黃新陽(yáng)? ? 時(shí)培燕? ? 中國(guó)航空工業(yè)集團(tuán)公司西安航空工業(yè)計(jì)算技術(shù)研究所

參? 考? 文? 獻(xiàn)

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