李同德，趙元富,?，王 亮，舒 磊，苑靖爽，黃 昊，王 維

(1. 北京微電子技術(shù)研究所，北京 100076；2. 中國(guó)航天電子技術(shù)研究院；3. 中國(guó)航天科技集團(tuán)有限公司 抗輻射集成電路技術(shù)試驗(yàn)室： 北京 100094)

單粒子效應(yīng)(single event effect, SEE)是指當(dāng)集成電路工作在輻射環(huán)境中，粒子入射到半導(dǎo)體材料中會(huì)產(chǎn)生電子-空穴對(duì)，在電場(chǎng)和濃度梯度等因素的作用下形成電流，改變器件原來(lái)的狀態(tài)。單粒子效應(yīng)引起的錯(cuò)誤又分為硬錯(cuò)誤和軟錯(cuò)誤。其中，單粒子軟錯(cuò)誤是指單粒子入射雖對(duì)電路的狀態(tài)產(chǎn)生了影響，但不會(huì)對(duì)電路造成不可恢復(fù)的損傷錯(cuò)誤。單粒子軟錯(cuò)誤分為單粒子翻轉(zhuǎn)(single event upset, SEU)和單粒子瞬態(tài)(single event transient, SET)等，SEU指直接導(dǎo)致存儲(chǔ)電路數(shù)據(jù)出現(xiàn)翻轉(zhuǎn)的錯(cuò)誤，SET是指在組合邏輯電路中產(chǎn)生瞬時(shí)脈沖，并在組合邏輯電路中傳播，當(dāng)傳播至?xí)r序電路后配合時(shí)鐘才可能會(huì)造成電路錯(cuò)誤。隨著工藝的進(jìn)步，集成電路的工作頻率也在大幅提升，導(dǎo)致瞬態(tài)脈沖在傳播過(guò)程中鎖存窗口掩蔽[1-2]等的概率較小，相反，時(shí)鐘頻率的提高使SET導(dǎo)致的錯(cuò)誤呈上升趨勢(shì)。有研究表明，SEU對(duì)時(shí)鐘頻率不是很敏感，而SET導(dǎo)致的錯(cuò)誤數(shù)隨時(shí)鐘頻率的提升而增加[3-5]。當(dāng)工藝尺寸為0.6 μm時(shí)，發(fā)生在組合邏輯電路中的SET對(duì)軟錯(cuò)誤的貢獻(xiàn)占比很小[6]；當(dāng)工藝尺寸為70 nm時(shí)，時(shí)序電路和組合邏輯電路對(duì)軟錯(cuò)誤的貢獻(xiàn)基本一致；當(dāng)工藝尺寸小于45 nm時(shí)，發(fā)生在組合邏輯電路中的SET引起的軟錯(cuò)誤將超過(guò)時(shí)序電路。有研究表明，SET逐漸成為軟錯(cuò)誤的主要來(lái)源，為電路加固設(shè)計(jì)帶來(lái)了挑戰(zhàn)[7-10]。

28 nm體硅工藝是平面結(jié)構(gòu)中主流的先進(jìn)工藝，具有較高的性能和較低的功耗，目前已廣泛應(yīng)用于物聯(lián)網(wǎng)和車載系統(tǒng)等領(lǐng)域。而隨著宇航領(lǐng)域?qū)Ω咻d荷和高數(shù)據(jù)通量的需求，采用28 nm或更先進(jìn)的工藝是宇航用高性能集成電路的必然趨勢(shì)[11]，而28 nm體硅工藝組合邏輯電路的單粒子脈沖寬度分布研究尚未見(jiàn)報(bào)道。

本文從目標(biāo)電路設(shè)計(jì)出發(fā)，通過(guò)流片、封裝和試驗(yàn)?zāi)M等過(guò)程，獲取了28 nm體硅工藝的不同結(jié)構(gòu)單粒子脈沖寬度的分布數(shù)據(jù)，并分析了出現(xiàn)不同脈沖寬度的機(jī)理。試驗(yàn)結(jié)果有力支撐了納米工藝集成電路抗單粒子瞬態(tài)脈沖的加固設(shè)計(jì)。

1 SET產(chǎn)生原理及測(cè)試

1.1 SET產(chǎn)生原理

粒子入射引起組合電路單個(gè)門的輸出端出現(xiàn)瞬態(tài)脈沖，即為SET效應(yīng)。以一個(gè)反相器為例，圖1為單粒子造成反相器產(chǎn)生瞬態(tài)脈沖示意圖。當(dāng)粒子轟擊反相器的NMOS管時(shí)，會(huì)在PN結(jié)耗盡層發(fā)生電荷的沉積和收集，在電場(chǎng)的作用下產(chǎn)生瞬態(tài)電流，瞬間拉低漏極電壓。當(dāng)產(chǎn)生的電荷逐漸被吸收后，漏極電壓又會(huì)很快地恢復(fù)到未受輻射前的高電平狀態(tài)，這一過(guò)程就造成反相器輸出端出現(xiàn)了一個(gè)瞬態(tài)的電壓脈沖。由于組合邏輯電路本身沒(méi)有存儲(chǔ)的功能，這個(gè)瞬態(tài)電壓脈沖并不會(huì)馬上造成由組合邏輯和時(shí)序單元構(gòu)成的集成電路數(shù)據(jù)發(fā)生錯(cuò)誤。當(dāng)瞬態(tài)電壓脈沖傳輸、變形傳遞到存儲(chǔ)單元，并在時(shí)鐘的配合下由存儲(chǔ)單元采集到時(shí)，就造成電路中數(shù)據(jù)的錯(cuò)誤，如圖2所示。隨著工藝的進(jìn)步，時(shí)鐘頻率隨之提高，SET被捕獲導(dǎo)致數(shù)據(jù)出錯(cuò)的問(wèn)題愈發(fā)嚴(yán)重。目前，針對(duì)SET采用的加固方法主要有濾波[12-14]等，而針對(duì)某種工藝下的脈沖寬度則是加固設(shè)計(jì)的基礎(chǔ)。

1.2 目標(biāo)電路

針對(duì)數(shù)字電路設(shè)計(jì)中常見(jiàn)的組合邏輯門，如反相器、或非門及與非門3種類型的單元，同時(shí)考慮不同的驅(qū)動(dòng)能力，設(shè)計(jì)了最小驅(qū)動(dòng)和2倍驅(qū)動(dòng)反相器單元?？紤]輸入個(gè)數(shù)，設(shè)計(jì)了2輸入和4輸入或非門。目標(biāo)電路的基本結(jié)構(gòu)如表1所列。

表1 目標(biāo)電路結(jié)構(gòu)Tab.1 Structure of target circuit

1.3 SET測(cè)試電路

目標(biāo)電路正常輸出為“0”。發(fā)生SET時(shí)輸出會(huì)產(chǎn)生一個(gè)高的瞬態(tài)脈沖，經(jīng)過(guò)2個(gè)檢測(cè)寄存器轉(zhuǎn)化為具有一定延時(shí)差(即脈沖寬度)的2個(gè)信號(hào)，分別經(jīng)過(guò)2條延時(shí)不同的緩沖器(buffer)鏈傳播并分別接到觸發(fā)器的數(shù)據(jù)端和時(shí)鐘端。其中，數(shù)據(jù)端的信號(hào)晚于時(shí)鐘端的信號(hào)，數(shù)據(jù)端的buffer延時(shí)小于時(shí)鐘端的buffer延時(shí)。當(dāng)2個(gè)信號(hào)經(jīng)過(guò)的延時(shí)差小于脈沖寬度時(shí)，寄存器采到的值為“0”，當(dāng)2個(gè)信號(hào)延時(shí)差大于脈沖寬度時(shí)，寄存器采到的值為“1”。通過(guò)前m個(gè)值為“0”的寄存器和buffer的延時(shí)差可得到測(cè)量的脈沖寬度[15]。SET脈沖寬度測(cè)試原理如圖3所示。每隔一段時(shí)間(如1 μs)掃描使能信號(hào)時(shí)，會(huì)串行讀取一次所有鎖存器的值，讀完后施加短時(shí)復(fù)位信號(hào)。如某次讀值之前發(fā)生了SET，那么輸出結(jié)果如“11111……000……1111”的形式。其中“0”的個(gè)數(shù)即代表了脈沖寬度。

2 單粒子試驗(yàn)系統(tǒng)及設(shè)置

內(nèi)核電源的電壓設(shè)置為0.9 V， IO電源的電壓設(shè)置為3.3 V。由電路板上的FPGA提供輸入測(cè)試激勵(lì)向量給測(cè)試電路，將電路的輸出信號(hào)再發(fā)回給FPGA進(jìn)行實(shí)時(shí)比較，F(xiàn)PGA將比較完后統(tǒng)計(jì)的錯(cuò)誤數(shù)發(fā)回給上位機(jī)，獲得單粒子翻轉(zhuǎn)數(shù)。試驗(yàn)源為中國(guó)原子能科學(xué)研究院重離子加速器[16]，試驗(yàn)所用的輻射粒子為Kr離子，LET值為38.06 MeV·cm2·mg-1。

3 試驗(yàn)結(jié)果

使用Kr離子進(jìn)行5種類型邏輯電路的輻射模擬試驗(yàn)，測(cè)得28 nm組合邏輯電路SET脈沖寬度分布，如圖4所示。由圖4可見(jiàn)，5種類型電路的脈沖寬度分布在26～234 ps之間，其中：反相器電路的脈沖寬度分布在26～156 ps之間；2輸入與非門電路的脈沖寬度分布在52～156 ps之間；2輸入或非門電路的脈沖寬度分布在52～182 ps之間；4輸入或非門電路的脈沖寬度分布在52～234 ps之間；最小驅(qū)動(dòng)反相器的最大脈沖寬度為130 ps，最小脈沖寬度為26 ps，同時(shí)2倍驅(qū)動(dòng)反相器的最小脈沖寬度也為26 ps，最大脈沖寬度則為156 ps。4輸入或非門電路的最大脈沖寬度為234 ps，次大值為208 ps，也比其余電路的最大脈沖寬度大。此外，除最小驅(qū)動(dòng)和2倍驅(qū)動(dòng)反相器電路外，其余電路的最小脈沖寬度均為52 ps。

4 分析與討論

4.1 叉指結(jié)構(gòu)對(duì)SET脈沖寬度的影響

圖5為最小驅(qū)動(dòng)和2倍驅(qū)動(dòng)反相器電路脈沖寬度分布。由圖5可見(jiàn)，與最小驅(qū)動(dòng)反相器結(jié)構(gòu)相比，2倍驅(qū)動(dòng)反相器的單粒子脈沖寬度分布整體在圖5中靠右位置，表明輻射對(duì)后者的影響更大。最小驅(qū)動(dòng)反相器在版圖實(shí)現(xiàn)上沒(méi)采用叉指(finger)結(jié)構(gòu)，但2倍驅(qū)動(dòng)的反相器在版圖上使用了finger結(jié)構(gòu)，造成更嚴(yán)重的寄生雙極效應(yīng)，導(dǎo)致SET脈沖寬度增大。寄生雙極效應(yīng)是影響SET脈沖寬度的主要因素[17]。圖6為體硅PMOS器件中的寄生結(jié)構(gòu)，為由源、漏和陷阱構(gòu)成的PNP結(jié)構(gòu)。當(dāng)粒子在陷阱中產(chǎn)生電流并通過(guò)陷阱電阻Rn時(shí)，使PNP結(jié)構(gòu)處于放大狀態(tài)，造成SET脈沖寬度變大。雖然finger結(jié)構(gòu)提供的恢復(fù)電流更大，但試驗(yàn)結(jié)果表明，2倍驅(qū)動(dòng)的反相器產(chǎn)生的脈沖寬度更大。分析認(rèn)為這是由于在finger結(jié)構(gòu)中，存在對(duì)SET更敏感的寄生結(jié)構(gòu)，如圖7所示。

4.2 P管串聯(lián)結(jié)構(gòu)對(duì)SET脈沖寬度的影響

圖8為2輸入與非門和或非門的單粒子脈沖寬度分布。由圖8可見(jiàn)，2輸入或非門中產(chǎn)生的SET脈沖寬度比2個(gè)輸入與非門中的更大，前者的最大脈沖寬度比后者增加了16.7%。圖9為2輸入和4輸入或非門的SET脈沖寬度分布。由圖8和圖9可見(jiàn)，4輸入或非門的最大脈沖寬度比2輸入與非門增大了50.0%，4輸入或非門的最大脈沖寬度比2輸入或非門增大了28.6%。同時(shí)需要說(shuō)明的是，整體脈沖寬度分布也有此規(guī)律。這是由于PMOS串聯(lián)為節(jié)點(diǎn)提供的恢復(fù)電流的能力變小，造成更大的脈沖寬度。

5 結(jié)論

本文設(shè)計(jì)了一款針對(duì)反相器、或非門和與非門3種組合邏輯電路的脈寬檢測(cè)電路，通過(guò)輻射試驗(yàn)獲得了28 nm體硅工藝組合邏輯電路的SET脈沖寬度分布，并分析了電路邏輯實(shí)現(xiàn)及版圖布局對(duì)SET寬度的影響。研究結(jié)果表明：(1)4輸入或非門的脈沖寬度最大，為234 ps，其余組合邏輯電路的脈沖寬度分布在26～182 ps之間；(2)2倍驅(qū)動(dòng)反向器結(jié)構(gòu)的脈沖寬度大于最小驅(qū)動(dòng)反相器，分析認(rèn)為是finger結(jié)構(gòu)中寄生效應(yīng)更嚴(yán)重所導(dǎo)致；(3)最小驅(qū)動(dòng)的2輸入或非門和4輸入或非門、最小驅(qū)動(dòng)反相器和2輸入與非門的脈沖寬度分布顯示，PMOS串聯(lián)會(huì)使脈沖寬度更大。本文研究結(jié)論可為納米體硅工藝集成電路SET加固設(shè)計(jì)提供參考依據(jù)。