陳 瀚，黃 斐，薛 萌，朱亮慶，郭漢明

（上海理工大學(xué)光電信息與計(jì)算機(jī)工程學(xué)院，上海 200093）

0 引言

近年來，拉曼光譜技術(shù)已成為重要的分子分析方法，在生物學(xué)、化學(xué)、醫(yī)學(xué)、材料工程、藥品及?；疯b別、文物鑒定等領(lǐng)域，都顯現(xiàn)出廣闊的應(yīng)用前景。傳統(tǒng)拉曼光譜分析儀器往往造價(jià)昂貴、體積龐大、難以攜帶，且關(guān)鍵技術(shù)主要掌握在少數(shù)發(fā)達(dá)國家手中，國內(nèi)單位研制的產(chǎn)品在技術(shù)指標(biāo)上與進(jìn)口設(shè)備仍有差距。因此，國內(nèi)急需開發(fā)一款體積小巧、集成度高，能夠進(jìn)行現(xiàn)場快速檢測的便攜式拉曼光譜儀。

光譜采集系統(tǒng)作為拉曼光譜儀的核心模塊，其技術(shù)指標(biāo)對拉曼光譜儀的整體性能有著至關(guān)重要的影響。為此，本文設(shè)計(jì)一款基于面陣CCD的光譜采集系統(tǒng)［1］。系統(tǒng)以Altera FPGA 芯片為控制核心，用來產(chǎn)生CCD的驅(qū)動時(shí)序，以及相關(guān)雙采樣芯片和模數(shù)轉(zhuǎn)換芯片的控制時(shí)序，對光譜數(shù)據(jù)進(jìn)行存儲與傳輸［2］。本系統(tǒng)充分利用了FPGA 高速并行且可編程的特點(diǎn)，簡化了硬件設(shè)計(jì)的復(fù)雜程度，不僅能實(shí)現(xiàn)對CCD 信號的高速采集，而且成本大幅降低。

在實(shí)驗(yàn)測試中發(fā)現(xiàn)，隨著CCD 積分時(shí)間的增加及環(huán)境溫度的升高，CCD 輸出信號中的暗噪聲會隨之變大，導(dǎo)致光譜曲線出現(xiàn)基線漂移現(xiàn)象，嚴(yán)重影響拉曼光譜儀探測的動態(tài)范圍，同時(shí)會對后續(xù)光譜分析算法的準(zhǔn)確性造成很大影響。由于各種現(xiàn)實(shí)因素，很少有文獻(xiàn)公開報(bào)道如何在不使用制冷型CCD 和各種制冷設(shè)備的低成本條件下，有效控制CCD 暗噪聲引起的基線漂移。為抑制CCD 暗噪聲并對基線漂移進(jìn)行控制，本文在采用相關(guān)雙采樣技術(shù)減小CCD輸出信號中復(fù)位噪聲的基礎(chǔ)上，設(shè)計(jì)一種信號補(bǔ)償電路，采用分立的相關(guān)雙采樣芯片和A/D 芯片，并在兩者中間加入信號調(diào)理電路，對CCD 輸出的模擬信號進(jìn)行補(bǔ)償，同時(shí)在FPGA 控制程序中設(shè)計(jì)了CCD 殘留電荷自動清空功能。這些措施有效解決了與積分時(shí)間和環(huán)境溫度有關(guān)的暗噪聲導(dǎo)致的光譜基線漂移問題，保證了光譜采集系統(tǒng)的穩(wěn)定運(yùn)行。

1 系統(tǒng)總體設(shè)計(jì)

電荷耦合器件（Charge-Coupled Device，CCD）是一種靈敏度很高的光電探測器，具有體積小、響應(yīng)速度快、動態(tài)范圍大等優(yōu)點(diǎn)［3］。本設(shè)計(jì)采用背照式CCD，相比于前照式CCD，背照式CCD的像元前方無任何遮擋，避免了入射信號的吸收損失。以這種方式入射的CCD 整體量子效率較高，峰值量子效率可達(dá)80% 以上，非常適用于探測微弱拉曼光譜信號［4］。

由于面陣CCD 需要多路驅(qū)動信號，且驅(qū)動信號時(shí)序比較復(fù)雜，同時(shí)其輸出信號為相關(guān)信號，需要進(jìn)行相關(guān)雙采樣，因此本系統(tǒng)的設(shè)計(jì)重點(diǎn)在于CCD 驅(qū)動設(shè)計(jì)以及對CCD輸出信號的采樣、調(diào)理與模數(shù)轉(zhuǎn)換。

對于CCD 輸出的相關(guān)信號，可采用帶有相關(guān)雙采樣功能的A/D 芯片，這種芯片可直接對CCD 輸出信號進(jìn)行采樣，硬件電路比較簡單，適用于積分時(shí)間變化范圍較小的CCD 應(yīng)用［5］。但在拉曼光譜儀中，積分時(shí)間需要根據(jù)不同樣品進(jìn)行調(diào)節(jié)，對于拉曼散射特別微弱的樣品，積分時(shí)間甚至需要幾秒鐘。此時(shí)拉曼信號的基線會出現(xiàn)比較明顯的漂移，如果選用自帶相關(guān)雙采樣功能的A/D 芯片，想要對基線進(jìn)行外部補(bǔ)償很困難［6］。

為實(shí)現(xiàn)對基線進(jìn)行補(bǔ)償，本系統(tǒng)采用獨(dú)立的相關(guān)雙采樣芯片和A/D 芯片。優(yōu)點(diǎn)是靈活性更好，可在相關(guān)雙采樣芯片與A/D 芯片之間增加信號調(diào)理電路，不僅可實(shí)現(xiàn)對基線進(jìn)行外部補(bǔ)償，而且能夠?qū)π盘栠M(jìn)行放大，同時(shí)增益系數(shù)可調(diào)［7］。

該系統(tǒng)在工作時(shí)，CCD 將入射的光信號轉(zhuǎn)換為模擬電信號，通過相關(guān)雙采樣電路、信號調(diào)理電路和A/D 轉(zhuǎn)換電路，利用相關(guān)雙采樣原理對CCD 輸出的模擬信號進(jìn)行采樣，此方法能夠較好地濾除復(fù)位噪聲。之后光譜數(shù)據(jù)通過FPGA 串口傳至PC 上位機(jī)，最終在上位機(jī)軟件中生成光譜強(qiáng)度分布曲線［8］。該系統(tǒng)結(jié)構(gòu)框圖如圖1 所示，其中箭頭表示CCD 信號和光譜數(shù)據(jù)傳輸方向。

Fig.1 Structure block diagram of spectrum acquisition system圖1 光譜采集系統(tǒng)結(jié)構(gòu)框圖

2 CCD 驅(qū)動設(shè)計(jì)

該光譜采集系統(tǒng)采用Hamamatsu 公司的S11510-1106型CCD，其包含2 048列×64行，共計(jì)131 072個(gè)有效像素［9］。

根據(jù)該型CCD的數(shù)據(jù)手冊，要驅(qū)動CCD 正常工作，需要多種電壓和多路時(shí)序信號。因此，所需的供電電源種類較多，如水平和垂直驅(qū)動信號所需的+6V、-5V 和-8V 電源，溢出門需要的+12V 電源，輸出門需要的+5V 電源，輸出晶體管漏極需要的+24V 電源等［10］。該系統(tǒng)使用蓄電池供電，其額定輸出電壓為+8.4V，CCD 所需電壓使用電源轉(zhuǎn)換芯片由+8.4V 轉(zhuǎn)換得到［11］。

對于該型CCD，共需要七路時(shí)序驅(qū)動信號，其中包括兩路垂直驅(qū)動信號P1V 和P2V&TG，四路水平驅(qū)動信號P1H、P2H、P3H 和P4H&SG，以及一路復(fù)位信號RG。具體時(shí)序如圖2 所示。

CCD 一次完整的工作過程分為積分時(shí)間、垂直裝箱周期和讀出周期3 個(gè)階段：

（1）積分時(shí)間。在四路水平信號（P1H、P2H、P3H、P4H&SG）和一路垂直信號（P1V）的驅(qū)動下，CCD 對入射光進(jìn)行曝光，同時(shí)進(jìn)行光電轉(zhuǎn)換產(chǎn)生電荷，曝光時(shí)長稱為積分時(shí)間。

（2）垂直裝箱周期。在垂直信號（P1V，P2V&TG）的驅(qū)動下，對CCD 內(nèi)部的每一列像素分別進(jìn)行垂直裝箱操作，將每一列64 個(gè)像素中存儲的電荷全部轉(zhuǎn)移到該列像素對應(yīng)的水平移位寄存器中，等待水平轉(zhuǎn)移輸出。

（3）讀出周期。在四路水平信號和復(fù)位信號（P1H、P2H、P3H、P4H&SG、RG）的驅(qū)動下，CCD 將已垂直裝箱的2 048 個(gè)電荷包依次轉(zhuǎn)移輸出，形成CCD 輸出信號。

Fig.2 Driving signal timing of S11510-1106 CCD圖2 S11510-1106 型CCD 驅(qū)動信號時(shí)序

該系統(tǒng)在工作時(shí)，首先會通過上位機(jī)給FPGA 發(fā)送CCD 使能指令，F(xiàn)PGA 收到該指令后開始給CCD 發(fā)送時(shí)序驅(qū)動信號，CCD 便開始工作。CCD 會依次執(zhí)行以上3 個(gè)工作周期并且不斷循環(huán)執(zhí)行，可將CCD 中產(chǎn)生的電荷不斷輸出。此時(shí)，A/D 電路不會對CCD 輸出的信號進(jìn)行采集。CCD的這種工作模式稱為“清空模式”，其作用是在進(jìn)行正式的光譜采集前，將CCD 中殘留的電荷全部清空，因而不會對后面的光譜采集造成干擾［12］。

當(dāng)需要采集光譜信號時(shí)，上位機(jī)會給FPGA 發(fā)送光譜采集指令，并且可設(shè)定積分時(shí)間的時(shí)長。之后FPGA 會根據(jù)設(shè)定的時(shí)長給CCD 發(fā)送時(shí)序驅(qū)動信號，并給相關(guān)雙采樣芯片和A/D 芯片發(fā)送控制時(shí)序，以實(shí)現(xiàn)光譜采集。在一般情況下，當(dāng)FPGA 接收到上位機(jī)的光譜采集指令時(shí)，CCD的工作狀態(tài)很可能還處在3 個(gè)工作周期中的某一個(gè)，此時(shí)FPGA 會讓CCD 將當(dāng)前的3 個(gè)工作周期執(zhí)行完畢，使CCD 內(nèi)部電荷被清空，然后再按照上位機(jī)設(shè)定的積分時(shí)間進(jìn)行正式的光譜采集。完成光譜采集操作后，F(xiàn)PGA 會使CCD 重新進(jìn)入“清空模式”，再等待下一次的光譜采集指令。

3 信號采集電路設(shè)計(jì)

3.1 相關(guān)雙采樣電路

CCD 完成一次光譜采集過程后，會將每一列像素產(chǎn)生的電荷依次輸出，輸出信號為相關(guān)信號，呈階梯狀，如圖3所示。其中，階梯①為復(fù)位緩沖電平，階梯②為復(fù)位電平，階梯③為信號電平［13］。階梯②與階梯③之間的電壓差值大小與該列像素接收到的光信號強(qiáng)弱直接相關(guān)，表達(dá)式為：

其中，Vs2為階梯②的穩(wěn)定電壓，Vs3為階梯③的穩(wěn)定電壓，Vsignal表示有效信號大小，這兩個(gè)階梯電壓中都含有相同的復(fù)位噪聲，因此這種信號被稱為相關(guān)信號。分別對這兩個(gè)電壓進(jìn)行采樣，然后將兩者相減即可抵消復(fù)位噪聲，得到CCD的有效輸出信號，這便是相關(guān)雙采樣法（Correlated Double Sample，簡稱CDS）［14］。

Fig.3 Waveform of CCD output signal圖3 CCD 輸出信號波形

根據(jù)相關(guān)雙采樣法，本設(shè)計(jì)采用相關(guān)雙采樣芯片（Correlated Double Sampler，CDS）AD9823 和模數(shù)轉(zhuǎn)換芯片（Analog to Digital Converter，A/D）ADS8381 相配合對CCD 信號進(jìn)行采集。AD9823 是ADI 公司生產(chǎn)的相關(guān)雙采樣芯片，其最大采樣頻率為40MHz，而CCD的輸出信號頻率為62.5kHz，因此完全可以滿足應(yīng)用要求。

根據(jù)相關(guān)雙采樣原理，AD9823 在每個(gè)像素周期內(nèi)對階梯信號進(jìn)行兩次采樣。采樣時(shí)鐘信號分別為SHP 和SHD，其中在SHP 信號的上升沿對復(fù)位電平進(jìn)行采樣，在SHD 信號的上升沿對信號電平進(jìn)行采樣。SHP 和SHD的時(shí)序波形如圖4 所示。其中，CCD SIGNAL 表示CCD的輸出信號，DATACLK 表示A/D 芯片的轉(zhuǎn)換時(shí)鐘。在DATACLK的上升沿，A/D 芯片開始對模擬信號進(jìn)行轉(zhuǎn)換。

AD9823 對一個(gè)像素周期的階梯信號進(jìn)行相關(guān)雙采樣后，會同時(shí)輸出兩個(gè)電壓信號REFOUT 和DATAOUT。其中，REFOUT是參考電壓信號，其是一個(gè)固定值，大小為+0.5V；DATAOUT 是數(shù)據(jù)電壓信號，典型范圍為0.5～1.5V。用DATAOUT 減去REFOUT，即為CCD 信號的有效值。

3.2 信號調(diào)理電路

在AD9823 與A/D 芯片之間的信號調(diào)理電路要對DATAOUT 和REFOUT 兩個(gè)信號作差分處理，以得到CCD輸出信號的有效值［15］。同時(shí)，由于該信號有效值的幅值較小，典型幅值范圍為0～1V，而A/D 芯片的輸入信號量程較大。為使兩者盡可能接近，要求信號調(diào)理電路能夠?qū)π盘栠M(jìn)行放大，且增益系數(shù)可精確調(diào)節(jié)，另外還能對CCD 有效信號的基線進(jìn)行調(diào)節(jié)，以更好地消除背景噪聲干擾［16］。綜合以上要求，本設(shè)計(jì)選用儀表放大器芯片INA849 對信號進(jìn)行調(diào)理。

Fig.4 Timing waveform of AD9823 sampling clock signals圖4 AD9823 采樣時(shí)鐘信號時(shí)序波形

INA849 是一款超低噪聲儀表放大器，具有很小的電壓噪聲、輸入偏移電壓和偏移電壓漂移。其輸入阻抗很大，可達(dá)1GΩ，同時(shí)輸出阻抗很小，開環(huán)輸出阻抗僅為10Ω。其電路原理如圖5所示，其中IN+和IN-是差分信號輸入引腳。

Fig.5 Circuit scheme diagram of INA849圖5 INA849 電路原理

INA849 可通過一個(gè)外部電阻器精確地調(diào)節(jié)信號增益系數(shù)，其計(jì)算公式為：

其中，G為信號增益系數(shù)，RG為外部電阻器阻值。REF是參考電壓輸入引腳，REF 電壓可調(diào)節(jié)輸出信號的基線。

綜上，輸出信號計(jì)算公式為：

其中，VO是INA849 輸出電壓，V+IN和V-IN是差分輸入信號，VREF是輸入?yún)⒖茧妷骸?/p>

接下來，在經(jīng)過信號調(diào)理電路之后，CCD 信號進(jìn)入A/D芯片ADS8381。

3.3 模數(shù)轉(zhuǎn)換電路

ADS8381 模數(shù)轉(zhuǎn)換芯片的最大采樣率為580kHz，而CCD 輸出信號的頻率為62.5kHz，因此完全可滿足要求。ADS8381 具有18 位分辨率，能夠以二進(jìn)制格式輸出全并行數(shù)據(jù)。其內(nèi)部電路結(jié)構(gòu)如圖6 所示。

Fig.6 Internal circuit structure of ADS8381圖6 ADS8381 內(nèi)部電路結(jié)構(gòu)

在圖6 中，+IN 和-IN 為模擬信號輸入端口，根據(jù)數(shù)據(jù)手冊，-IN 端的輸入電壓范圍為-0.2～+0.2V，+IN 端的輸入電壓范圍與外部參考電壓VREFIN有關(guān)，大小為-0.2～VREFIN+0.2V。在本設(shè)計(jì)中，信號調(diào)理電路輸出的是單端信號，因此直接將-IN 端連接到GND，+IN 端接入信號調(diào)理電路的輸出信號。

ADS8381 工作時(shí)需要一個(gè)外部參考電壓，電壓范圍為2.5～4.2V。REFIN 端口為外部參考電壓輸入端口，+IN端輸入的信號電壓必須小于參考電壓VREFIN，否則會出現(xiàn)量程飽和現(xiàn)象，損失數(shù)字精度［17］。在本設(shè)計(jì)中選用REF3125參考電壓芯片，其可提供2.5V的穩(wěn)定參考電壓。因此，要合理調(diào)節(jié)信號調(diào)理電路的放大倍數(shù)和外部參考電壓，使進(jìn)入到ADS8381的模擬信號既不要超過0～2.5V的量程范圍，又要盡量占滿此范圍［18］。

ADS8381工作過程主要由CONVST、CS、RD、BUS、BYTE 5 個(gè)信號控制。其中，BUS、BYTE 兩個(gè)信號用來切換數(shù)字信號的輸出方式。通過切換這兩個(gè)信號的組合狀態(tài)，可分別實(shí)現(xiàn)用18 個(gè)端口、16 個(gè)端口或8 個(gè)端口輸出18 位二進(jìn)制數(shù)據(jù)。

CONVST、CS、RD 3 個(gè)信號用來控制模擬信號轉(zhuǎn)換以及數(shù)字信號讀取，控制方式比較靈活，開發(fā)者可根據(jù)自己的習(xí)慣和實(shí)際需要選擇不同控制方式。由于當(dāng)ADS8381對模擬信號進(jìn)行轉(zhuǎn)換以及輸出數(shù)字信號時(shí)，CS 信號都必須處于低電平狀態(tài)，因此在本設(shè)計(jì)中，選擇直接將CS 信號置低，使其一直有效。

當(dāng)CONVST 信號出現(xiàn)下降沿時(shí)，ADS8381 會開始對輸入信號進(jìn)行轉(zhuǎn)換。CONVST 信號的下降沿應(yīng)與AD9823 時(shí)序圖中DATACLK 信號的上升沿對齊。

當(dāng)RD 為高電平時(shí)，并行輸出端口會被置位高阻態(tài)。當(dāng)RD 信號出現(xiàn)低電平時(shí)，并行輸出端口即會輸出數(shù)據(jù)。當(dāng)FPGA 接收到ADS8381 輸出的數(shù)據(jù)后，會先進(jìn)行緩存，然后通過UART 接口（Universal Asynchronous Receiver/Transmitter）將數(shù)據(jù)發(fā)送給上位機(jī)。

4 FPGA 程序設(shè)計(jì)

現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）是一種數(shù)字集成電路，開發(fā)者可通過硬件描述語言將FPGA 芯片設(shè)計(jì)成具有特定邏輯功能的數(shù)字系統(tǒng)，并且可對其邏輯功能進(jìn)行反復(fù)修改，調(diào)試非常方便［19］。

本設(shè)計(jì)采用Altera 公司（現(xiàn)已被Intel 公司收購）的EP4CE22E22C8N 型FPGA 芯片，其內(nèi)部包含22 320 個(gè)邏輯單元、594 KB 嵌入式內(nèi)存。外部共有144 個(gè)引腳，其中包含79 個(gè)I/O 引腳，足以滿足本系統(tǒng)的使用要求。I/O 端口是FPGA 芯片內(nèi)部邏輯系統(tǒng)與外界進(jìn)行信息交互的橋梁，能夠進(jìn)行信號輸入或輸出。FPGA的每個(gè)I/O 端口都是獨(dú)立的，可將其配置為高電平、低電平和高阻態(tài)3 種狀態(tài)中的任一種。FPGA 芯片的系統(tǒng)時(shí)鐘由外部有源晶振提供，頻率為50MHz，即周期為1/50MHz=20ns，這是整個(gè)FPGA 系統(tǒng)運(yùn)行的基本時(shí)間單位。

FPGA 程序使用QuartusⅡ軟件，以Verilog 硬件描述語言編寫，采用自上而下模塊化的編程方法。程序主要分為UART 接口收發(fā)、上位機(jī)指令解碼、CCD 時(shí)序和AD 時(shí)序產(chǎn)生、片上數(shù)據(jù)緩存4 個(gè)功能模塊。FPGA 程序邏輯功能框圖如圖7 所示。

Fig.7 Logic function block diagram of FPGA program圖7 FPGA 程序邏輯功能框圖

首先根據(jù)程序邏輯，上位機(jī)發(fā)送指令給FPGA，F(xiàn)PGA讀取指令，得到積分時(shí)間數(shù)據(jù)；然后開始產(chǎn)生CCD的積分時(shí)序，當(dāng)積分時(shí)間結(jié)束，CCD 開始輸出電荷時(shí)產(chǎn)生A/D 時(shí)序，驅(qū)動相關(guān)雙采樣芯片和A/D 芯片采集CCD 信號；最后，F(xiàn)PGA 接收到轉(zhuǎn)換后的數(shù)字信號，將其緩存后，通過UART接口將數(shù)據(jù)發(fā)送到上位機(jī)。

FPGA 程序設(shè)計(jì)完成后，要用專門的仿真工具對其進(jìn)行功能仿真，驗(yàn)證程序的邏輯功能是否符合設(shè)計(jì)要求，本文使用的仿真軟件是Siemens 公司的ModelSim 10.1。ModelSim 功能仿真時(shí)序圖如圖8 所示，從上到下各波形依次為 P1V、P2V&TG、P1H、P2H、P3H、P4H&SG、RG、SHP、SHD、CS、CONVST、RD、BUS、BYTE。

Fig.8 Timing diagram of ModelSim function simulation圖8 ModelSim 功能仿真時(shí)序圖

其中，P1V 和P2V&TG 為CCD的垂直驅(qū)動信號，用來將每一列像素中的電荷垂直轉(zhuǎn)移到對應(yīng)的水平移位寄存器中；P1H、P2H、P3H 和P4H&SG 為CCD的水平驅(qū)動信號，RG為復(fù)位信號，用來將所有水平移位寄存器中的電荷進(jìn)行水平轉(zhuǎn)移并輸出。P1V 和P2V&TG的周期為64us，占空比為50%，P2V&TG的相位比P1V 滯后180°。P1H、P2H、P3H 和P4H&SG的周期為16us，占空比為50%，其之間的相位關(guān)系為：依次比相鄰前一個(gè)滯后90°。RG的周期也為16us，占空比為25%，其上升沿與P4H&SG的上升沿對齊。以上7路信號是CCD的驅(qū)動信號，CCD 輸出信號周期與RG 一致，為16us，因此CCD 輸出信號頻率為62.5 kHz。

SHP 和SHD 是相關(guān)雙采樣芯片AD9823的采樣時(shí)鐘信號，在SHP 和SHD 信號的上升沿處分別對CCD 輸出信號的復(fù)位電平和信號電平進(jìn)行采樣。

CS、CONVST 和RD 是ADS8381模數(shù)轉(zhuǎn)換芯片的轉(zhuǎn)換和輸出控制信號，CS 信號被一直拉低，ADS8381 檢測到CONVST的下降沿后即會開始轉(zhuǎn)換，檢測到RD的低電平時(shí)則輸出數(shù)據(jù)。BUS 和BYTE 是ADS8381的輸出方式控制信號，這兩個(gè)信號都被拉低，表示讓ADS8381 用18 個(gè)并行端口輸出數(shù)據(jù)。

5 測試結(jié)果分析

5.1 CCD 采集效果測試

當(dāng)ADS8381 完成模數(shù)轉(zhuǎn)換后，會輸出18 位二進(jìn)制數(shù)據(jù)。對于本系統(tǒng)而言，16 位精度已足以滿足應(yīng)用需要，并且為使數(shù)據(jù)傳輸與保存更加簡單，F(xiàn)PGA 會接收并保存其中的高16 位數(shù)據(jù)，而將最低的兩位數(shù)據(jù)舍棄。但如果有更高的精度要求，也可通過升級程序?qū)崿F(xiàn)18 位精度。之后，F(xiàn)PGA 會通過串口將16 位數(shù)據(jù)發(fā)送到上位機(jī)，上位機(jī)軟件接收到數(shù)據(jù)后對數(shù)據(jù)進(jìn)行處理，生成光譜強(qiáng)度分布曲線［20］。

為驗(yàn)證CCD 對光信號的采集效果，對CCD的感光面進(jìn)行部分遮光，將積分時(shí)間設(shè)置為10ms，然后觀察上位機(jī)軟件中的光譜強(qiáng)度分布曲線，確認(rèn)光譜強(qiáng)度分布情況與遮光位置是否一致。CCD 實(shí)物及其遮光位置如圖9 所示，相應(yīng)光譜曲線如圖10 所示。

服務(wù)不可否認(rèn)性主要針對服務(wù)后抵賴問題。服務(wù)不可否認(rèn)性實(shí)施的重點(diǎn)是避免系統(tǒng)內(nèi)部欺詐行為，具體包括源不可否認(rèn)和接收不可否認(rèn)。源不可否認(rèn)是指確保信息發(fā)送方在完成數(shù)據(jù)傳送后不能否認(rèn)曾經(jīng)的數(shù)據(jù)發(fā)送行為；接收不可否認(rèn)是指信息接收方在接收到數(shù)據(jù)之后不能否認(rèn)曾經(jīng)的數(shù)據(jù)接收行為。

Fig.9 Physical diagram of CCD圖9 CCD 實(shí)物圖

在上位機(jī)軟件界面中，橫坐標(biāo)表示CCD 像素的列數(shù)，共有2 048 列像素，因此橫坐標(biāo)范圍為0～2 047?？v坐標(biāo)表示光譜相對強(qiáng)度，由于上位機(jī)軟件接收到的是16 位二進(jìn)制數(shù)據(jù)，因此縱坐標(biāo)范圍為0～65 535。

當(dāng)CCD 沒有任何遮擋時(shí)，所有像素都會達(dá)到飽和，光譜強(qiáng)度超出系統(tǒng)量程。當(dāng)CCD 被完全遮蓋，處于無光狀態(tài)時(shí)，上位機(jī)軟件中的光譜強(qiáng)度平均值約為80 左右。圖10（a）為遮蓋CCD 中間區(qū)域采集得到的光譜曲線，曲線中間的凹陷對應(yīng)黑色膠帶的遮光位置；圖10（b）為遮蓋CCD 兩側(cè)區(qū)域采集得到的光譜曲線，曲線中間的凸起對應(yīng)CCD 中間無遮蓋的位置。

由此可見，光譜曲線強(qiáng)度分布與CCD 遮光位置符合。另外，如果使用更寬或更窄的膠帶進(jìn)行遮光，則光譜曲線凹陷和凸起區(qū)域?qū)挾纫矔S之變化。同時(shí)，由于CCD 遮光區(qū)域邊緣漏光，導(dǎo)致光譜曲線在遮光邊緣處會出現(xiàn)緩慢上升或下降的現(xiàn)象。經(jīng)過計(jì)算可以得出，該系統(tǒng)的信噪比最高可達(dá)58dB 以上，表明該系統(tǒng)具有較好的噪聲抑制能力。

5.2 光譜測試

Fig.10 Spectral curves圖10 光譜曲線

結(jié)合光路結(jié)構(gòu)對光譜采集系統(tǒng)進(jìn)行測試。使用汞氬燈作為信號源，燈光先通過光路結(jié)構(gòu)，經(jīng)光柵分光，分光之后的光譜照在CCD 感光面上。通過調(diào)整CCD 與光柵的相對位置，可改變照在CCD 上的光譜波長范圍。根據(jù)光路結(jié)構(gòu)設(shè)計(jì)，CCD 接收到的光譜波長范圍為796～1 048nm。

然后，通過上位機(jī)軟件給FPGA 發(fā)送采集指令，觀察軟件界面。如果上位機(jī)軟件中顯示的光譜強(qiáng)度分布曲線與汞氬燈的實(shí)際光譜相符合，則說明該光譜采集系統(tǒng)可實(shí)現(xiàn)預(yù)期功能。上位機(jī)軟件生成的汞氬燈光譜圖如圖11 所示。

Fig.11 Spectrogram of mercury argon lamp圖11 汞氬燈光譜圖

在圖11 中，將光譜強(qiáng)度分布圖中的CCD 像素列數(shù)與波長范圍進(jìn)行對應(yīng)，確定圖中各個(gè)光譜峰位置所對應(yīng)的波長。經(jīng)觀察，圖中有11 個(gè)比較明顯的峰，對應(yīng)波長分別為794.82nm、800.61nm、811.53nm、826.45nm、840.5nm、842.46nm、852.14nm、912.3nm、922.45nm、965.78nm、1 013.98nm，這與汞氬燈的實(shí)際光譜特征峰基本符合，說明該光譜采集系統(tǒng)實(shí)現(xiàn)了預(yù)期功能。

在測試過程中，通過設(shè)置信號調(diào)理電路中INA849 儀表放大器的放大倍數(shù)和外部參考電壓大小，可使進(jìn)入到A/D芯片ADS8381的輸入信號大小與其有效檢測范圍盡可能吻合，以實(shí)現(xiàn)最大的動態(tài)范圍和檢測精度，從而驗(yàn)證了該設(shè)計(jì)方案的有效性。

6 結(jié)語

由測試結(jié)果可知，本文設(shè)計(jì)的以面陣CCD 為探測器、以FPGA 為控制核心的光譜采集系統(tǒng)具有良好的光譜采集效果，噪聲在可接受范圍內(nèi)，并且具有很好的靈活性，能夠很方便地調(diào)節(jié)光譜基線和信號放大倍數(shù)，從而實(shí)現(xiàn)最大的動態(tài)范圍和檢測精度。在此基礎(chǔ)上，還可增加濾波電路并對供電電路進(jìn)行優(yōu)化，以進(jìn)一步減小噪聲，實(shí)現(xiàn)更高的信噪比。

綜上，本設(shè)計(jì)能夠?yàn)槔庾V儀提供一個(gè)可靠的光譜采集方案。同時(shí)，本設(shè)計(jì)具有一定通用性，對于相似的CCD，只需將電源模塊和CCD 驅(qū)動程序稍作修改即可。