仲 偉，王 仲，陶保震，嚴(yán)洪峰，王宏宇

新一代自主可控保護(hù)裝置軟硬件平臺(tái)技術(shù)

仲 偉，王 仲，陶保震，嚴(yán)洪峰，王宏宇

(江蘇金智科技股份有限公司，江蘇 南京 211100)

為滿足智能變電站不斷提升的海量高速數(shù)據(jù)處理要求，采用多核SoC+FPGA硬件方案，基于SylixOS嵌入式實(shí)時(shí)操作系統(tǒng)，研究分布式、多板卡結(jié)構(gòu)的保護(hù)裝置平臺(tái)技術(shù)。提出FPGA高速前置數(shù)據(jù)處理設(shè)計(jì)，討論多板卡互聯(lián)的LVDS高速總線和CAN實(shí)時(shí)通信技術(shù)，并給出多板卡精確時(shí)鐘同步和采樣同步方案。基于異構(gòu)多處理軟件模型，研究了多核多任務(wù)并行處理架構(gòu)，提出利用多板卡數(shù)據(jù)相互校核進(jìn)一步提高裝置可靠性的技術(shù)方案。最后基于軟硬件平臺(tái)技術(shù)，采用全國(guó)產(chǎn)化器件，完成了一系列繼電保護(hù)裝置的研制和測(cè)試。通過(guò)現(xiàn)場(chǎng)試運(yùn)行檢驗(yàn)，驗(yàn)證了該自主可控技術(shù)方案的可靠性和先進(jìn)性。

自主可控；繼電保護(hù)；實(shí)時(shí)操作系統(tǒng)；多核SoC；FPGA；背板總線

0 引言

近年來(lái)，為了妥善應(yīng)對(duì)復(fù)雜多變的國(guó)際形勢(shì)對(duì)國(guó)家用電安全的沖擊，積極響應(yīng)國(guó)家電網(wǎng)及南方電網(wǎng)公司關(guān)于大力推進(jìn)二次設(shè)備國(guó)產(chǎn)化應(yīng)用的號(hào)召，急需開發(fā)出一套適用于智能和常規(guī)變電站二次設(shè)備的統(tǒng)一的軟硬件平臺(tái)。該平臺(tái)應(yīng)滿足新一代控制保護(hù)裝置平臺(tái)化、模塊化、網(wǎng)絡(luò)化、智能化方向發(fā)展的需要，采用全國(guó)產(chǎn)化的芯片方案，使用國(guó)產(chǎn)嵌入式實(shí)時(shí)操作系統(tǒng)，適用于國(guó)網(wǎng)、南網(wǎng)的智能及常規(guī)變電站二次設(shè)備產(chǎn)品應(yīng)用。

1 硬件平臺(tái)設(shè)計(jì)

微機(jī)保護(hù)經(jīng)過(guò)二三十年的發(fā)展，其硬件架構(gòu)不斷進(jìn)步，目前中高壓保護(hù)裝置在硬件設(shè)計(jì)上大多采用多板卡多CPU核的分布式設(shè)計(jì)方式，充分利用多核CPU的處理能力，將功能按照需求合理分布在多CPU或多個(gè)CPU核心上執(zhí)行，提高了平臺(tái)的整體性能以及可靠性[1-3]。同時(shí)由于當(dāng)前智能變電站大容量高速數(shù)據(jù)處理的要求，特別是在三網(wǎng)(SV、GOOSE、MMS)合一情況下，如果僅僅使用CPU對(duì)這些數(shù)據(jù)進(jìn)行處理，在極端環(huán)境下(如網(wǎng)絡(luò)風(fēng)暴)可能會(huì)影響高實(shí)時(shí)性的計(jì)算，例如SV插值、保護(hù)計(jì)算等。因此需要利用現(xiàn)場(chǎng)可編程門陣列FPGA (Field-programmable Gate Array)的高集成度、高性能、并行處理的特點(diǎn)，對(duì)這些數(shù)據(jù)進(jìn)行預(yù)處理，過(guò)濾篩選后，才將有效數(shù)據(jù)交給CPU進(jìn)一步處理，有效降低了CPU的處理工作量，提高了系統(tǒng)實(shí)時(shí)性。

參照當(dāng)前相對(duì)成熟的基于進(jìn)口芯片的保護(hù)裝置平臺(tái)方案[4-11]以及行業(yè)相關(guān)技術(shù)規(guī)范的要求，平臺(tái)總體硬件架構(gòu)設(shè)計(jì)如圖1所示。

圖1 平臺(tái)硬件架構(gòu)

根據(jù)平臺(tái)化、模塊化的原則，將主要硬件按照功能劃分為CPU板、SV/GOOSE處理板、模擬量采集板和開入開出板四大模塊，各模件均采用智能板卡設(shè)計(jì)，板卡之間采用背板總線進(jìn)行通信。除CPU板卡模件必選一塊外，其他板卡均根據(jù)產(chǎn)品需求可選配，例如低壓保護(hù)和測(cè)控裝置可只選擇一塊CPU板模件，而高壓保護(hù)可選多塊CPU板模件，以實(shí)現(xiàn)多個(gè)CPU數(shù)據(jù)的相互校核，提高保護(hù)的可靠性[12-14]；對(duì)于智能裝置，則輸入輸出模件選擇一塊或多塊SV/GOOSE處理板模件，而常規(guī)裝置則選擇模一塊或多塊模擬量采集板和開入開出板模件。

1.1 主CPU模件硬件設(shè)計(jì)

平臺(tái)的CPU板模件均采用全志T3pro和紫光同創(chuàng)FPGA來(lái)實(shí)現(xiàn)，全志T3pro是一顆包含4核ARM Cortex-A7架構(gòu)處理器的芯片，主頻1.2 GHz，功耗低、性能強(qiáng)、接口豐富、性價(jià)比高，其四個(gè)核心可以AMP (Asymmetric Multi-Processing)模式分別運(yùn)行不同的軟件系統(tǒng)。

T3pro與FPGA之間采用千兆GMAC通信，具有傳輸速度快，通道帶寬大的特點(diǎn)，有效保證了T3pro與FPGA之間數(shù)據(jù)交互的實(shí)時(shí)性。主CPU板硬件總體架構(gòu)如圖2所示。

圖2 CPU板硬件架構(gòu)

全志T3pro自帶的EMAC接口，用于實(shí)現(xiàn)調(diào)試網(wǎng)口；自帶的多個(gè)UART接口實(shí)現(xiàn)2路RS485、232打印和串口液晶功能；通過(guò)內(nèi)置DDR3控制器提供1G的片外DDR RAM空間；8G EMMC用于實(shí)現(xiàn)操作系統(tǒng)的文件系統(tǒng)，主要用于存儲(chǔ)引導(dǎo)代碼、固件、設(shè)定值文件、報(bào)告、錄波等數(shù)據(jù)；T3pro的SPI連接EEPROM芯片，用于存儲(chǔ)掉電保存設(shè)定值；外部RTC芯片經(jīng)I2C接入T3pro，為整裝置提供實(shí)時(shí)時(shí)間。

FPGA實(shí)現(xiàn)3組站控層網(wǎng)口，并通過(guò)FPGA邏輯給這三個(gè)站控層網(wǎng)口提供報(bào)文過(guò)濾、風(fēng)暴抑制等功能，提高站控層網(wǎng)絡(luò)的穩(wěn)定性[15]；外部對(duì)時(shí)信號(hào)IRIG-B也接入FPGA，由FPGA負(fù)責(zé)對(duì)IRIG-B信號(hào)進(jìn)行時(shí)間解碼；此外，F(xiàn)PGA還提供2路HDLC接口，用以實(shí)現(xiàn)縱聯(lián)差動(dòng)與對(duì)側(cè)裝置的通信功能需求；主CPU板FPGA輸出2路PPS差分信號(hào)，用于多板卡之間的采樣同步和精確時(shí)鐘同步；LVDS總線實(shí)現(xiàn)板間全雙工的數(shù)據(jù)通信，主要用于CPU板與CPU板之間、CPU板與SV/GOOSE處理板之間以及CPU板與模擬量采集板之間高速數(shù)據(jù)交互，傳輸波特率160 Mbps[16-17]；CAN總線主要用于CPU板與開入開出板模件之間的高實(shí)時(shí)數(shù)據(jù)傳輸，傳輸波特率1 Mbps。

相比目前行業(yè)內(nèi)已廣泛使用的Xilinx Zynq- 7015(雙核Cortex-A9，主頻800 MHz)進(jìn)口SoC芯片方案，T3pro的CPU核心數(shù)更多、主頻也更高，相應(yīng)的計(jì)算速度也更快，結(jié)合AMP模式的應(yīng)用并合理分配CPU各核的處理任務(wù)，使用更少的CPU芯片即可實(shí)現(xiàn)同樣的功能；T3pro的外設(shè)資源同樣不弱于Zynq-7015，只是Zynq-7015作為SoC芯片，片內(nèi)還集成了47K的FPGA邏輯資源，這是目前國(guó)產(chǎn)同類芯片所不具備的。

1.2 SV/GOOSE采集板

SV/GOOSE采集板模件主要應(yīng)用于智能裝置，用以獲取過(guò)程層SV數(shù)據(jù)和收發(fā)過(guò)程層GOOSE數(shù)據(jù)，采用兆易創(chuàng)新的GD32+紫光FPGA的硬件架構(gòu)。GD32是一顆Cortex-M4架構(gòu)的MCU處理器，集成了128K片上RAM，以及3072K的片上FLASH，通過(guò)芯片內(nèi)置的SPI總線掛載FPGA，用以實(shí)現(xiàn)FPGA程序的引導(dǎo)加載和調(diào)試功能。SV/GOOSE采集板的絕大部分功能均由FPGA實(shí)現(xiàn)，包括：提供8路光纖以太網(wǎng)口，每個(gè)光口均可實(shí)現(xiàn)SV數(shù)據(jù)采集以及GOOSE收發(fā)功能；輸入的差分PPS信號(hào)，用以同步主CPU的精確時(shí)鐘，并且實(shí)現(xiàn)多SV/GOOSE板卡間的采樣插值同步；LVDS總線用于SV/ GOOSE采集板與CPU板間的數(shù)據(jù)交互，SV經(jīng)過(guò)二次同步插值后的采樣數(shù)據(jù)以及GOOSE濾包后的數(shù)據(jù)均通過(guò)LVDS總線發(fā)送給CPU板進(jìn)一步處理。

1.3 模擬量采集板

模擬量采集板模件主要用以實(shí)現(xiàn)常規(guī)裝置的模擬量采集功能，同樣采用GD32+紫光FPGA的硬件架構(gòu)。MCU處理器GD32在這塊板卡上只是起到FPGA程序的引導(dǎo)加載和調(diào)試作用，模擬量采集的功能均由FPGA實(shí)現(xiàn)。每塊板卡提供最多4片AD芯片，每片AD提供8個(gè)模擬量通道，通過(guò)SPI總線分別接入FPGA，由FPGA負(fù)責(zé)定時(shí)觸發(fā)AD采樣轉(zhuǎn)換以及讀取AD采樣轉(zhuǎn)換后的模擬量數(shù)值，F(xiàn)PGA將所有模擬量通道的采樣值組織打包成一幀報(bào)文后通過(guò)背板LVDS總線發(fā)送到CPU板以進(jìn)行下一步計(jì)算處理。板卡輸入的PPS差分信號(hào)主要用于多塊模擬量采集板之間的采樣同步，以保證同一臺(tái)裝置所有模擬量通道都在同一時(shí)間進(jìn)行采樣轉(zhuǎn)換。

1.4 開入和開出板

開入板和開出板主要實(shí)現(xiàn)常規(guī)裝置的開關(guān)量輸入和輸出功能，采用GD32作為主處理器，開入和開出功能均直接使用GD32芯片的GPIO實(shí)現(xiàn)。開入和開出板與主CPU板之間采用GD32內(nèi)置支持的CAN總線進(jìn)行通信，CAN總線沒(méi)有主從之分，采用多主競(jìng)爭(zhēng)式總線結(jié)構(gòu)，任意一個(gè)節(jié)點(diǎn)可以向任何其他(一個(gè)或多個(gè))節(jié)點(diǎn)發(fā)起數(shù)據(jù)通信，靠各個(gè)節(jié)點(diǎn)信息優(yōu)先級(jí)先后順序來(lái)決定通信次序，特別適用于傳輸開關(guān)量信息這樣的小數(shù)據(jù)量，高實(shí)時(shí)性要求的場(chǎng)合。板卡輸入的PPS差分信號(hào)，用于同步主CPU板的時(shí)間信息，以獲取精確的開入變位時(shí)間。

2 軟件平臺(tái)設(shè)計(jì)

為適應(yīng)現(xiàn)代電力系統(tǒng)的智能化、自動(dòng)化發(fā)展趨勢(shì)以及智慧能源的發(fā)展需求，對(duì)于繼電保護(hù)等二次設(shè)備處理復(fù)雜問(wèn)題能力的要求不斷提升，使得裝置軟件趨于復(fù)雜[18]，相應(yīng)地，對(duì)于實(shí)時(shí)性、可靠性及穩(wěn)定性要求更加嚴(yán)苛。為此，如何合理地布局和分配CPU資源，充分利用多CPU及多核架構(gòu)優(yōu)勢(shì)是十分必要的。

2.1 CPU板軟件架構(gòu)設(shè)計(jì)

軟件平臺(tái)的設(shè)計(jì)以前文的硬件平臺(tái)為基礎(chǔ)，采用多CPU多核的分布式設(shè)計(jì)原則，T3pro擁有4個(gè)ARM Cortex-A7核心，分別標(biāo)記為CORE0-CORE3，CPU以AMP模式運(yùn)行，其主CPU的總體軟件架構(gòu)如圖3所示。

圖3 CPU板軟件架構(gòu)

1) CORE0是采集運(yùn)算核，以Bare-metal裸跑模式運(yùn)行，主要實(shí)現(xiàn)FPGA交互處理及其他外設(shè)的接口，以及輸入數(shù)據(jù)的預(yù)處理、輸出數(shù)據(jù)的執(zhí)行；實(shí)現(xiàn)SV和AD數(shù)據(jù)的接收預(yù)處理、GOOSE收發(fā)處理、統(tǒng)一時(shí)間管理、板間背板總線通信(CAN和LVDS總線)、開入開出處理等任務(wù)。上電時(shí)CORE1-CORE3也是由CORE0負(fù)責(zé)引導(dǎo)加載，并且正常運(yùn)行時(shí)CORE0也會(huì)定期監(jiān)視CPU其他核是否運(yùn)行正常，如果發(fā)現(xiàn)有異常則會(huì)觸發(fā)看門狗復(fù)位整個(gè)CPU。

2) CORE1是保護(hù)運(yùn)算核，以Bare-metal裸跑模式運(yùn)行，實(shí)現(xiàn)保護(hù)邏輯計(jì)算功能，完成測(cè)量計(jì)算、保護(hù)邏輯計(jì)算、報(bào)告處理、錄波處理、自檢等任務(wù)。

3) CORE2是啟動(dòng)運(yùn)算核，以Bare-metal裸跑模式運(yùn)行，實(shí)現(xiàn)保護(hù)邏輯計(jì)算功能，完成測(cè)量計(jì)算、啟動(dòng)邏輯計(jì)算、報(bào)告處理、錄波處理、自檢等任務(wù)，與CORE1保護(hù)運(yùn)算核配合，實(shí)現(xiàn)完整的保護(hù)功能。

4) CORE3是系統(tǒng)管理核，運(yùn)行SylixOS操作系統(tǒng)，SylixOS是一款完全開源的國(guó)產(chǎn)自主硬實(shí)時(shí)嵌入式操作系統(tǒng)，采用多任務(wù)搶占式內(nèi)核，具有優(yōu)秀的實(shí)時(shí)性能，兼容POSIX編程標(biāo)準(zhǔn)。CORE3的具體功能以APP應(yīng)用軟件的形式運(yùn)行在操作系統(tǒng)之上，主要包括：IEC61850通信(MMS和CMS)、HMI液晶顯示、103通信、打印等功能軟件。

以上T3pro 4個(gè)核的軟件運(yùn)行相互獨(dú)立，核間采用IPC(Inter-Processor Communication)與共享內(nèi)存配合進(jìn)行數(shù)據(jù)通信[19]，同時(shí)利用T3pro的MMU(Memory Management Unit)對(duì)各核使用的內(nèi)存進(jìn)行劃分，這樣各核的私有內(nèi)存空間將對(duì)其他核不可訪問(wèn)，保證了內(nèi)存數(shù)據(jù)的相對(duì)獨(dú)立性，提高了軟件系統(tǒng)的穩(wěn)定性。

2.2 板間通信設(shè)計(jì)

在本平臺(tái)中，板間通信主要是LVDS總線和CAN總線通信兩種方式。

LVDS總線適用于大數(shù)據(jù)量高實(shí)時(shí)要求的通信方式[20-22]，主要實(shí)現(xiàn)多CPU板之間的數(shù)據(jù)交互、CPU板與SV/GOOSE板之間SV數(shù)據(jù)和GOOSE數(shù)據(jù)的傳輸以及CPU板與模擬量采樣板之間AD采樣數(shù)據(jù)的傳輸。各板卡上的LVDS總線通信邏輯均由FPGA實(shí)現(xiàn)，最多支持16個(gè)節(jié)點(diǎn)，節(jié)點(diǎn)地址為0到15。通信采用總線競(jìng)爭(zhēng)機(jī)制，F(xiàn)PGA會(huì)實(shí)時(shí)判別總線是否空閑。如果總線空閑，則占用LVDS總線并發(fā)送數(shù)據(jù)；如果總線已被占用，則等待總線空閑后再占用并發(fā)送數(shù)據(jù)；如果同時(shí)多個(gè)節(jié)點(diǎn)請(qǐng)求總線，則節(jié)點(diǎn)地址低的優(yōu)先占用。

CAN總線適用于小數(shù)據(jù)量高實(shí)時(shí)要求的通信傳輸方式，主要實(shí)現(xiàn)CPU板與開入、開出板之間開關(guān)量狀態(tài)的傳送。開關(guān)量信息在狀態(tài)發(fā)生變化后立刻通過(guò)CAN發(fā)送，后續(xù)參考GOOSE發(fā)送機(jī)制按照2 ms-2 ms-4 ms-8 ms-5 s 間隔重復(fù)發(fā)送，保證了CAN總線信息傳輸實(shí)時(shí)性和可靠性，同時(shí)減輕了通信負(fù)擔(dān)。

2.3 板間同步設(shè)計(jì)

板間同步主要利用PPS信號(hào)實(shí)現(xiàn)，分為采樣同步PPS和時(shí)間同步PPS，這兩種PPS信號(hào)均由主CPU板上FPGA產(chǎn)生，其他板卡均為被同步端。采樣同步PPS用于同步多塊SV/GOOSE板卡和模擬量采樣板的采樣時(shí)刻，時(shí)間同步PPS用于精確同步板卡的時(shí)鐘信息。

當(dāng)前SV網(wǎng)絡(luò)的組網(wǎng)方式分為星形組網(wǎng)和點(diǎn)對(duì)點(diǎn)[23]，星形組網(wǎng)方式利用全站同步時(shí)鐘源進(jìn)行同步采樣，采樣值緩沖區(qū)報(bào)文中的采樣計(jì)數(shù)SmpCnt相同的即為同一時(shí)刻的數(shù)據(jù)。但是由于一般裝置計(jì)算所需要的采樣頻率與合并單元的采樣頻率(一般為4 kHz)并不一致，因此都需要進(jìn)行二次采樣插值，以獲取裝置所需采樣頻率的數(shù)據(jù)；而點(diǎn)對(duì)點(diǎn)方式下，裝置與一個(gè)或多個(gè)合并單元點(diǎn)對(duì)點(diǎn)連接，各合并單元之間并未進(jìn)行采樣同步，需要根據(jù)SV報(bào)文的接收時(shí)刻和額定延時(shí)進(jìn)行二次同步采樣。為了保證模擬量數(shù)據(jù)處理的一致性，模擬量采樣板也是采用合并單元的采樣頻率，即4 kHz進(jìn)行采樣，然后經(jīng)過(guò)二次同步采樣插值后再將最終的采樣數(shù)據(jù)提供給CPU板[24]。二次采樣均在各自板卡的FPGA中，根據(jù)采樣同步PPS信號(hào)進(jìn)行精確同步插值。

為了保證裝置多板卡絕對(duì)時(shí)鐘的一致性，平臺(tái)設(shè)計(jì)了時(shí)鐘同步PPS信號(hào)，該信號(hào)在絕對(duì)時(shí)鐘0 ms時(shí)刻產(chǎn)生上升沿脈沖，結(jié)合LVDS和CAN總線的時(shí)間同步報(bào)文，可以實(shí)現(xiàn)多板卡之間的時(shí)鐘完全同步。

3 平臺(tái)的應(yīng)用

基于本文的軟硬件平臺(tái)開發(fā)了應(yīng)用于智能和常規(guī)變電站的線路、變壓器、母差保護(hù)裝置，及測(cè)控、合并單元、智能終端等二次設(shè)備。以110 kV變壓器智能保護(hù)裝置為例具體說(shuō)明本平臺(tái)的應(yīng)用。

根據(jù)元件保護(hù)相關(guān)技術(shù)規(guī)范的要求，設(shè)計(jì)110 kV變壓器智能保護(hù)裝置硬件方案：除電源板、液晶板和總線板之外，選擇使用2塊CPU板和2塊SV/GOOSE處理板，這樣就按需組成了一臺(tái)完整的變壓器保護(hù)裝置，對(duì)外提供16路過(guò)程層光口用于收發(fā)SV和GOOSE報(bào)文、3個(gè)站控層網(wǎng)口提供MMS服務(wù)、1個(gè)調(diào)試網(wǎng)口、1個(gè)時(shí)間同步信號(hào)輸入(PPS或IRIG-B)，以及1個(gè)RS232打印口。CPU板和SV/GOOSE采集板如圖4所示。

圖4 CPU板和SV/GOOSE采集板

110 kV變壓器智能保護(hù)裝置軟件方案：采用雙CPU板方案。一塊為主CPU板，除實(shí)現(xiàn)保護(hù)功能外，還對(duì)外提供MMS通信服務(wù)，以及實(shí)現(xiàn)人機(jī)交互、打印、時(shí)間同步等功能；另一塊為輔CPU板，只實(shí)現(xiàn)保護(hù)功能，并不對(duì)外提供其他服務(wù)。得益于T3pro的4核AMP方案，軟件采用雙CPU“保護(hù)+保護(hù)”架構(gòu)，每塊CPU板均實(shí)現(xiàn)完整的“保護(hù)+啟動(dòng)”邏輯功能。兩個(gè)CPU板之間采用LVDS總線互聯(lián)并交互數(shù)據(jù)，同時(shí)各CPU板卡上的T3pro也會(huì)對(duì)另一CPU板T3pro的重要數(shù)據(jù)進(jìn)行實(shí)時(shí)校核，只有兩塊CPU數(shù)據(jù)及保護(hù)動(dòng)作行為一致時(shí)，才表示保護(hù)裝置工作正常。

包括110 kV變壓器智能保護(hù)裝置在內(nèi)的基于本軟硬件平臺(tái)開發(fā)的二次設(shè)備均一次性通過(guò)了第三方檢測(cè)，主要測(cè)試內(nèi)容包括：保護(hù)功能和性能、動(dòng)模、電磁兼容、網(wǎng)絡(luò)壓力、通信規(guī)約、網(wǎng)絡(luò)安全等，各項(xiàng)檢測(cè)均合格。其關(guān)鍵指標(biāo)如下：保護(hù)動(dòng)作電流精度和動(dòng)作時(shí)間均滿足或超過(guò)檢測(cè)標(biāo)準(zhǔn)要求；在多主站通信中支持≥16個(gè)MMS客戶端訪問(wèn)鏈接和≥12個(gè)報(bào)告實(shí)例；在網(wǎng)絡(luò)壓力和網(wǎng)絡(luò)安全測(cè)試中裝置無(wú)死機(jī)、重啟、面板死機(jī)現(xiàn)象，無(wú)異常報(bào)文。測(cè)試結(jié)果表明其各項(xiàng)性能及關(guān)鍵指標(biāo)均不輸于基于進(jìn)口芯片的同類裝置。并且雙CPU“保護(hù)+保護(hù)”架構(gòu)相比當(dāng)前多采用的“保護(hù)+啟動(dòng)”架構(gòu)要更可靠、更穩(wěn)定，可以極大地降低由于單CPU軟件異常、單芯片故障、單粒子翻轉(zhuǎn)錯(cuò)誤等情況造成保護(hù)誤動(dòng)、拒動(dòng)等裝置異常的可能性。

4 結(jié)語(yǔ)

新一代自主可控保護(hù)裝置軟硬件平臺(tái)很好地滿足了當(dāng)前智能變電站和常規(guī)變電站對(duì)二次設(shè)備的應(yīng)用要求，在該平臺(tái)的基礎(chǔ)上實(shí)現(xiàn)了線路、變壓器、母線保護(hù)以及測(cè)控、智能終端等一系列裝置，且已通過(guò)了第三方檢測(cè)，具備了入網(wǎng)資格，并且部分設(shè)備已參加試點(diǎn)站投運(yùn)以及掛網(wǎng)試運(yùn)行近一年。測(cè)試及實(shí)際運(yùn)行情況均表明該自主可控平臺(tái)穩(wěn)定可靠，性能優(yōu)異，隨著自主可控國(guó)產(chǎn)化軟硬件的逐步應(yīng)用將極大增強(qiáng)變電站抵御外部風(fēng)險(xiǎn)的能力，為國(guó)家信息安全和產(chǎn)業(yè)經(jīng)濟(jì)安全提供可靠保障。

[1] 汪冬輝, 王志華, 陳明, 等. 多核 DSP 在就地化保護(hù)測(cè)試中的關(guān)鍵技術(shù)研究[J]. 電力系統(tǒng)保護(hù)與控制, 2020, 48(18): 138-145.

WANG Donghui, WANG Zhihua, CHEN Ming, et al. Research on key technologies of multi-core DSP in outdoor installation protection testing[J]. Power System Protection and Control, 2020, 48(18): 138-145.

[2] 陳彬. 通用非對(duì)稱多核方案設(shè)計(jì)[J]. 計(jì)算機(jī)系統(tǒng)應(yīng)用, 2021, 30(7): 277-282.

CHEN Bin. Design of general asymmetric multiprocessing program[J]. Computer Systems & Applications, 2021, 30(7): 277-282.

[3] 黃國(guó)睿, 張平, 魏廣博. 多核處理器的關(guān)鍵技術(shù)及其發(fā)展趨勢(shì)[J]. 計(jì)算機(jī)工程與設(shè)計(jì), 2009, 30(10): 2414-2418.

HUANG Guorui, ZHANG Ping, WEI Guangbo. Key techniques of multi-core processor and its development trends[J]. Computer Engineering and Design, 2009, 30(10): 2414-2418.

[4] 李響, 劉國(guó)偉, 馮亞?wèn)|, 等. 新一代控制保護(hù)系統(tǒng)通用硬件平臺(tái)設(shè)計(jì)與應(yīng)用[J]. 電力系統(tǒng)自動(dòng)化, 2012, 36(14): 52-55.

LI Xiang, LIU Guowei, FENG Yadong, et al. Design and application of general hardware platform for new generation control and protection system[J]. Automation of Electric Power Systems, 2012, 36(14): 52-55.

[5] 黃雄, 劉曉銘, 郝永奇, 等. 智能變電站新型通用保護(hù)測(cè)控平臺(tái)研制[J]. 電力系統(tǒng)自動(dòng)化, 2014, 38(7): 66-69, 94.

HUANG Xiong, LIU Xiaoming, HAO Yongqi, et al. Development of a new and universal protection and measurement-control platform for smart substation[J]. Automation of Electric Power Systems, 2014, 38(7): 66-69, 94.

[6] 仲偉, 李亞鋒. 面向中低壓系統(tǒng)保護(hù)的嵌入式軟硬件平臺(tái)設(shè)計(jì)[J]. 江蘇電機(jī)工程, 2010, 29(4): 4-7, 11.

ZHONG Wei, LI Yafeng. The design of the software and hardware platform for medium-low voltage relay protection[J]. Jiangsu Electrical Engineering, 2010, 29(4): 4-7, 11.

[7] 習(xí)偉, 姚浩, 蔡田田. 芯片化保護(hù)測(cè)控裝置方案研究[J]. 電網(wǎng)與清潔能源, 2016, 32(11): 91-97.

XI Wei, YAO Hao, CAI Tiantian. Research on chip- based protection and measuring and control devices[J]. Power System and Clean Energy, 2016, 32(11): 91-97.

[8] 丁毅, 陳新之, 潘可, 等. 基于電力專用多核異構(gòu)芯片架構(gòu)的低壓保護(hù)測(cè)控裝置設(shè)計(jì)[J]. 南方電網(wǎng)技術(shù), 2020, 14(1): 58-64.

DING Yi, CHEN Xinzhi, PAN Ke, et al. Design of low voltage protection device integrated with measurement and control function based on power dedicated multi-core heterogeneous chip architecture[J]. Southern Power System Technology, 2020, 14(1): 58-64.

[9] 阮青亮. 一種就地化保護(hù)裝置硬件架構(gòu)設(shè)計(jì)[J]. 電工技術(shù), 2021(11): 116-117, 120.

RUAN Qingliang. Hardware architecture design of a local protection device[J]. Electric Engineering, 2021(11): 116-117, 120.

[10] CHAO Wujie, TANG Zhijun, LIN Guodong, et al. Construction of plug-and-play local protection system for smart substation[J]. Journal of Physics: Conference Series, 2021, 1754(1).

[11] BO Z Q, LIN X N, WANG Q P, et al. Developments of power system protection and control[J]. Protection and Control of Modern Power Systems, 2016, 1(1): 1-8.

[12] 周浩, 石磊, 彭濤, 等. 一起繼電保護(hù)裝置單粒子翻轉(zhuǎn)軟錯(cuò)誤分析及應(yīng)對(duì)措施[J]. 電力系統(tǒng)保護(hù)與控制, 2021, 49(7): 144-149.

ZHOU Hao, SHI Lei, PENG Tao, et al. Analysis and countermeasures of single event upset soft errors in a relay protection device[J]. Power System Protection and Control, 2021, 49(7): 144-149.

[13] ZHOU Hualiang, ZOU Zhiyang, XIA Yu, et al. Functional safety analysis and promotion for relay protection device platform[C] // 2019 8th International Conference on Informatics Environment Energy and Applications (IEEA 2019), March 16-17, 2019, Osaka, Japan: 186-192.

[14] 曾東華. 一種嵌入式系統(tǒng)軟錯(cuò)誤率評(píng)估方法[J]. 信息技術(shù)與信息化, 2020, 38(2): 118-120.

ZENG Donghua. An evaluation method of soft error rate in embedded system[J]. Information Technology & Informatization, 2020, 38(2): 118-120.

[15] 謝黎, 周華良, 于同偉, 等. 一種智能變電站新型雙網(wǎng)冗余設(shè)備及實(shí)現(xiàn)[J]. 電力系統(tǒng)保護(hù)與控制, 2019, 47(11): 151-156.

XIE Li, ZHOU Hualiang, YU Tongwei, et al. A new network redundancy device for smart substation and its implementation[J]. Power System Protection and Control, 2019, 47(11): 151-156.

[16] 于同偉, 丁岳, 李良, 等. 用于就地化保護(hù)關(guān)鍵技術(shù)的 SoC設(shè)計(jì)[J]. 電力系統(tǒng)保護(hù)與控制, 2019, 47(21): 150-155.

YU Tongwei, DING Yue, LI Liang, et al. SoC design for key technologies of outdoor installation protection[J]. Power System Protection and Control, 2019, 47(21): 150-155.

[17] 丁毅, 陳福鋒, 張?jiān)? 等. 基于背板總線的站域保護(hù)控制裝置設(shè)計(jì)[J]. 電力系統(tǒng)自動(dòng)化, 2014, 38(24): 102-107.

DING Yi, CHEN Fufeng, ZHANG Yun, et al. Design of substation-area protection and control equipment based on backboard bus[J]. Automation of Electric Power Systems, 2014, 38(24): 102-107.

[18] 陳波, 陳浩敏, 郭曉斌, 等. 一種通用繼電保護(hù)軟件平臺(tái)的設(shè)計(jì)[J]. 自動(dòng)化技術(shù)與應(yīng)用, 2018, 37(5): 77-80, 97.

CHEN Bo, CHEN Haomin, GUO Xiaobin, et al. Design of a general software platform for relay protection[J]. Techniques of Automation and Applications, 2018, 37(5): 77-80, 97.

[19] 潘可. 多核異構(gòu)模式下有管理的共享內(nèi)存設(shè)計(jì)方法[J]. 單片機(jī)與嵌入式系統(tǒng)應(yīng)用, 2021, 21(1): 27-33.

PAN Ke. Managed shared memory design on multi-core heterogeneous system[J]. Microcontrollers & Embedded Systems, 2021, 21(1): 27-33.

[20] 徐方明, 彭文才, 駱健, 等. 多點(diǎn)互聯(lián)的高速通信背板總線研究[J]. 自動(dòng)化儀表, 2020, 41(5): 54-57.

XU Fangming, PENG Wencai, LUO Jian, et al. Research on multi-point interconnection high speed communication backplane bus[J]. Process Automation Instrumentation, 2020, 41(5): 54-57.

[21] 張波, 李杰, 張海鵬, 等. 基于FPGA的LVDS傳輸鏈路的可靠性設(shè)計(jì)[J]. 電子器件, 2018, 41(5): 1237-1241.

ZHANG Bo, LI Jie, ZHANG Haipeng, et al. An LVDS transmission link reliability design based on the FPGA[J]. Chinese Journal of Electron Devices, 2018, 41(5): 1237-1241.

[22] 王政, 張賓. 一種基于FPGA的LVDS數(shù)據(jù)接收方法[J]. 數(shù)字技術(shù)與應(yīng)用, 2019, 37(7): 115-116.

WANG Zheng, ZHANG Bin. LVDS data receiving method based on FPGA[J]. Digital Technology & Application, 2019, 37(7): 115-116.

[23] 電力自動(dòng)化通信網(wǎng)絡(luò)和系統(tǒng)第9-2部分: 特定通信服務(wù)映射(SCSM)-基于ISO/IEC 8802-3的采樣值 DL/T 860.92—2016[S]. 北京: 國(guó)家能源局, 2016.

Communication networks and systems for power utility automation part9-2: specific communication service mapping (SCSM)-sampled values over ISO/IEC 8802-3 DL/T 860.92—2016[S]. Beijing: National Energy Administration, 2016.

[24] 王智勇, 裘愉濤, 董新濤, 等. 基于冗余通信的就地化分布式母線保護(hù)研究[J]. 電力系統(tǒng)保護(hù)與控制, 2020, 48(6): 158-164.

WANG Zhiyong, QIU Yutao, DONG Xintao, et al. Research on outdoor installation distributed busbar protection based on redundant communication[J]. Power System Protection and Control, 2020, 48(6): 158-164.

Software and hardware platform technology of an independent controllable relay protection device

ZHONG Wei, WANG Zhong, TAO Baozhen, YAN Hongfeng, WANG Hongyu

(Wiscom System Co., Ltd., Nanjing 211100, China)

There is an increasingly high level of requirement for high-speed smart substation data processing. Based on multi-core SoC and FPGA hardware and SylixOS embedded real-time operating system software scheme, this paper studies distributed, multi board relay protection device platform technologies. High-speed front-end data processing design of an FPGA is proposed and the LVDS high-speed bus and real-time CAN bus communication technology for multi board interconnection are discussed. A scheme of accurate clock synchronization of multi boards and sampling synchronization is proposed. Based on an asynchronous multi processing (AMP) software model, the architecture of multi-core and multi task parallel processing is studied and a technical scheme to improve reliability of the device is proposed. This employs data mutual checking between multi boards. Finally, based on the software and hardware technologies proposed, a series of relay protection devices that apply fully domestic components are developed and tested. The reliability and advantages of our independent and controllable technical solution are verified by field trial operations.

This work is supported by the National Key Research and Development Program of China (No. 2018YFB2100100).

independent and controllable; relay protection; RTOS; multi-core SoC; FPGA; backplane bus

10.19783/j.cnki.pspc.210802

國(guó)家重點(diǎn)研發(fā)計(jì)劃項(xiàng)目資助(2018YFB2100100)

2021-07-01；

2021-08-16

仲 偉(1978—)，男，通信作者，碩士，高級(jí)工程師，研究方向?yàn)殡娏ο到y(tǒng)繼電保護(hù)；E-mail: flyzhongwei@ foxmail.com

王 仲(1983—)，男，本科，工程師，研究方向?yàn)殡娏ο到y(tǒng)自動(dòng)化；

陶保震(1984—)，男，碩士，工程師，研究方向?yàn)殡娏ο到y(tǒng)控制保護(hù)硬件平臺(tái)。

(編輯 葛艷娜)