李友軍，周華良，徐廣輝，戴欣欣，羅華煜，夏 雨

（1. 南瑞集團(tuán)（國(guó)網(wǎng)電力科學(xué)研究院）有限公司 智能電網(wǎng)保護(hù)和運(yùn)行控制國(guó)家重點(diǎn)實(shí)驗(yàn)室，江蘇 南京 211106；2. 國(guó)電南瑞科技股份有限公司，江蘇 南京 211106）

0 引言

繼電保護(hù)是電網(wǎng)穩(wěn)定運(yùn)行的核心二次設(shè)備，須保證在任何條件下都能穩(wěn)定供應(yīng)和正常運(yùn)維，設(shè)計(jì)開發(fā)自主可控的繼電保護(hù)裝置符合當(dāng)前實(shí)際應(yīng)用需求。

芯片選型，特別是處理器芯片選型及自主可控程度的定義是開發(fā)自主可控的繼電保護(hù)裝置首要面臨的問(wèn)題。其次單板件或整裝置無(wú)縫替換在運(yùn)裝置的需求應(yīng)優(yōu)先滿足，確保電網(wǎng)的戰(zhàn)略備用安全。從技術(shù)成熟度角度考慮，自主可控繼電保護(hù)裝置平臺(tái)應(yīng)向保護(hù)專業(yè)提供一致兼容的接口，使業(yè)務(wù)代碼可直接編譯使用，從而提高繼電保護(hù)算法的成熟度和軟件兼容性。從可靠性角度考慮，針對(duì)現(xiàn)有繼電保護(hù)裝置的可靠性已有大量的研究［1-2］，開發(fā)自主可控繼電保護(hù)裝置平臺(tái)應(yīng)繼承這些可靠性研究成果，保持繼電保護(hù)裝置的高可靠性。而國(guó)產(chǎn)元器件的成熟度和工程應(yīng)用不足，在可靠性和一致性方面尚待完善［3-4］，故需要利用整體體系優(yōu)化設(shè)計(jì)彌補(bǔ)部件級(jí)技術(shù)性能差距，從而實(shí)現(xiàn)裝置的整體功能和性能對(duì)標(biāo)在運(yùn)裝置。從變電站類型角度考慮，目前在運(yùn)的變電站有傳統(tǒng)變電站、數(shù)字化變電站、智能變電站3種。傳統(tǒng)變電站以模擬采樣為主要需求；數(shù)字化變電站以采樣和信息數(shù)字化為主要特征；智能變電站以數(shù)字化技術(shù)為基礎(chǔ)，增加了功能集成化、結(jié)構(gòu)緊湊化、狀態(tài)可視化等主要特征［5］，其核心是二次設(shè)備網(wǎng)絡(luò)化［6］。因此繼電保護(hù)裝置想要適用于上述3 類變電站，必須實(shí)現(xiàn)接口網(wǎng)絡(luò)化。基于進(jìn)口器件的繼電保護(hù)接口網(wǎng)絡(luò)化技術(shù)已經(jīng)有眾多研究成果［7-10］，嵌入式以太網(wǎng)技術(shù)也有相關(guān)學(xué)者進(jìn)行了研究［11］。

當(dāng)前繼電保護(hù)裝置大多采用分布式架構(gòu)和多板卡部署［12-14］的方式設(shè)計(jì)，具有配置靈活、擴(kuò)展方便的特點(diǎn)。本文繼承已有文獻(xiàn)的成果，基于自主可控元器件設(shè)計(jì)繼電保護(hù)裝置平臺(tái)，并針對(duì)自主可控芯片的特點(diǎn)進(jìn)行適配開發(fā)，且遵循兼容性、平臺(tái)和應(yīng)用解耦、接口網(wǎng)絡(luò)化［15］、可靠性［16-18］等原則。本文主要從自主化芯片選型原則、平臺(tái)體系架構(gòu)、兼容性設(shè)計(jì)、關(guān)鍵代碼實(shí)時(shí)性優(yōu)化提升、軟錯(cuò)誤防護(hù)措施等方面詳細(xì)介紹自主可控繼電保護(hù)裝置平臺(tái)及其關(guān)鍵技術(shù)。由于處理器自主可控涉及領(lǐng)域眾多，包括技術(shù)路線來(lái)源、自主設(shè)計(jì)能力、自主生產(chǎn)能力、持續(xù)發(fā)展能力、生態(tài)系統(tǒng)等，且芯片類型眾多，難以逐一闡述，所以本文僅闡述處理器的自主可控選型思路，希望能對(duì)業(yè)界選型起到參考作用。

1 主控芯片選型

目前還沒有業(yè)界公認(rèn)的自主化芯片定義標(biāo)準(zhǔn)，在研制自主可控的繼電保護(hù)裝置平臺(tái)時(shí)，需定義自主化芯片的選型原則。本文根據(jù)文獻(xiàn)［19］的自主可控分級(jí)研究結(jié)果，針對(duì)最新技術(shù)進(jìn)展，給出了芯片自主化分級(jí)情況，如附錄A 表A1所示。當(dāng)前大部分基于ARM 核開發(fā)的芯片多為知識(shí)產(chǎn)權(quán)IP（Intellectual Property）硬核授權(quán)，僅能根據(jù)市場(chǎng)需求添加外圍設(shè)備，其內(nèi)核為國(guó)外設(shè)計(jì)的成品，不具備缺陷修復(fù)和性能提升的條件，僅能達(dá)到部分自主化的水平（L2）；國(guó)內(nèi)個(gè)別企業(yè)采用基于ARM 指定版本架構(gòu)授權(quán)設(shè)計(jì)的芯片，其指令集變更的權(quán)限仍由國(guó)外公司掌控，后期的發(fā)展易受國(guó)際環(huán)境變化的影響，僅能達(dá)到有條件自主化水平（L3）；還有部分企業(yè)獲得了指令集的永久授權(quán)，可根據(jù)自身設(shè)計(jì)需求自主升級(jí)指令集，具備高度自主化的條件（L4），龍芯中科基于MIPS 的指令體系架構(gòu)和申威基于Alpha 的指令體系架構(gòu)屬于此類自主化水平分類；開源的RISC-V 指令體系也具有高度自主化的條件，但尚無(wú)量產(chǎn)的芯片，軟件生態(tài)不夠完善，嵌入式通用處理器芯片還處于起步階段。上述幾種指令體系架構(gòu)的比較如附錄A表A2所示。

從自主化水平來(lái)看，Alpha 架構(gòu)和MIPS 架構(gòu)的國(guó)產(chǎn)處理器芯片滿足高度自主化（L4）的要求，而Alpha 架構(gòu)的處理器主要用于服務(wù)器，不適用于嵌入式應(yīng)用場(chǎng)景。在嵌入式處理器方面，僅有基于MIPS 架構(gòu)的龍芯處理器能達(dá)到高度自主化的要求，且龍芯處理器經(jīng)過(guò)多年的發(fā)展，已在軍工［20］、宇航［21］、工業(yè)控制［22］等領(lǐng)域得到了較多應(yīng)用。本文選用龍芯2K1000 處理器（下文簡(jiǎn)稱為2K1000）作為電力二次設(shè)備平臺(tái)的核心處理器，其采用40 nm 復(fù)雜金屬半導(dǎo)體氧化物CMOS（Complementary Metal Oxide Semiconductor）工藝，功耗小于4.5 W，具有高速串行計(jì)算機(jī)擴(kuò)展總線PCIe（Peripheral Component Interconnect express）、千兆以太網(wǎng)介質(zhì)訪問(wèn)控制GMAC（Gigabit Media Access Controller）等高速通信接口，以及控制器局域網(wǎng)CAN（Controller Area Network）總線、通用串行總線USB（Universal Serial Bus）、集成電路總線I2C（Inter-Integrated Circuit）等低速接口，可以滿足電力二次設(shè)備的嵌入式應(yīng)用場(chǎng)景；處理器片內(nèi)集成2 個(gè)64 位的雙發(fā)射GS264 處理器核，主頻可達(dá)1 GHz，每個(gè)核具有獨(dú)立的32 KByte的一級(jí)指令緩存及一級(jí)數(shù)據(jù)緩存；另外處理器片內(nèi)還集成了豐富的高速和低速外設(shè)接口，如附錄A 圖A1所示。

2 基于2K1000的繼電保護(hù)裝置平臺(tái)設(shè)計(jì)

針對(duì)2K1000 的外設(shè)接口特點(diǎn)，本文采用PCIe高速接口外加現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programmable Gate Array）擴(kuò)展以太網(wǎng)增加站控層網(wǎng)絡(luò)接口和過(guò)程層網(wǎng)絡(luò)接口，實(shí)現(xiàn)接口網(wǎng)絡(luò)化。各個(gè)模件通過(guò)背板總線進(jìn)行數(shù)據(jù)交換，實(shí)現(xiàn)分布式架構(gòu)的搭建。

2.1 分布式架構(gòu)設(shè)計(jì)

繼電保護(hù)裝置平臺(tái)通常包括管理模件、啟動(dòng)模件、保護(hù)模件、智能模件、采樣模件、開入開出等模件。本文采用分布式架構(gòu)，所有模件均通過(guò)背板總線接入系統(tǒng)進(jìn)行數(shù)據(jù)交換，實(shí)現(xiàn)數(shù)據(jù)共享和邏輯控制。基于2K1000的繼電保護(hù)裝置平臺(tái)架構(gòu)如圖1所示。

圖1 基于2K1000的繼電保護(hù)裝置平臺(tái)架構(gòu)示意圖Fig.1 Schematic diagram of architecture of relay protection device platform based on 2K1000

平臺(tái)背板上布置了高速總線、非實(shí)時(shí)數(shù)據(jù)總線、管理數(shù)據(jù)總線以及數(shù)據(jù)同步信號(hào)線。高速總線采用百兆以太網(wǎng)接口，主要用于傳輸實(shí)時(shí)數(shù)據(jù)，如采樣值、實(shí)時(shí)計(jì)算量等；非實(shí)時(shí)數(shù)據(jù)總線采用USB 轉(zhuǎn)以太網(wǎng)接口，主要傳輸事件順序記錄SOE（Sequence Of Event）以及模擬量的幅值、相角等；管理數(shù)據(jù)總線主要負(fù)責(zé)模件配置、參數(shù)、調(diào)試等系統(tǒng)管理類的數(shù)據(jù)；數(shù)據(jù)同步信號(hào)線主要用于繼電保護(hù)裝置平臺(tái)內(nèi)部各模件之間的數(shù)據(jù)同步，由管理模件發(fā)出同步脈沖，其他模件利用該信號(hào)同步自身的數(shù)據(jù)。模件根據(jù)自身功能類型選擇總線類型，所有模件均接入管理數(shù)據(jù)總線和數(shù)據(jù)同步信號(hào)線，從而能夠接收和響應(yīng)管理模件的命令、參數(shù)等報(bào)文，并定時(shí)向管理總線發(fā)送心跳報(bào)文。另外，管理模件、保護(hù)模件、啟動(dòng)模件和智能模件還接入高速總線和非實(shí)時(shí)數(shù)據(jù)總線；采樣模件還接入高速總線；開入開出還接入非實(shí)時(shí)數(shù)據(jù)總線。

2.2 實(shí)時(shí)數(shù)據(jù)共享方案

實(shí)時(shí)數(shù)據(jù)共享是繼電保護(hù)裝置平臺(tái)各個(gè)模件進(jìn)行協(xié)同計(jì)算和邏輯控制的關(guān)鍵。通過(guò)模件間的數(shù)據(jù)共享，保護(hù)模件、啟動(dòng)模件、智能模件、采樣模件可以按照各自的邏輯獨(dú)立運(yùn)行并相互協(xié)同。模件間的實(shí)時(shí)數(shù)據(jù)交換框架示意圖如圖2所示。

保護(hù)模件按3 層軟件架構(gòu)實(shí)現(xiàn)，分別為應(yīng)用程序、平臺(tái)程序和驅(qū)動(dòng)程序。模件數(shù)據(jù)共享框架也分3 層實(shí)現(xiàn)，分別是應(yīng)用程序、內(nèi)存共享空間、數(shù)據(jù)幀接收和發(fā)送。應(yīng)用程序根據(jù)業(yè)務(wù)需要定義輸入數(shù)據(jù)、輸出數(shù)據(jù)。平臺(tái)程序根據(jù)應(yīng)用程序定義的輸入數(shù)據(jù)源，預(yù)先申請(qǐng)模件的共享數(shù)據(jù)區(qū)，如圖2 的共享空間中的模件1、模件2、…、模件n等空間所示，其中包含自身輸出數(shù)據(jù)區(qū)。模件接收高速總線的所有數(shù)據(jù)，將數(shù)據(jù)復(fù)制到預(yù)先申請(qǐng)的對(duì)應(yīng)共享內(nèi)存空間。應(yīng)用程序根據(jù)業(yè)務(wù)需要從共享內(nèi)存中取數(shù)并開展邏輯計(jì)算，計(jì)算結(jié)束后將輸出數(shù)據(jù)填入自身數(shù)據(jù)區(qū)。業(yè)務(wù)程序運(yùn)行結(jié)束后，由平臺(tái)程序?qū)⒛＜陨頂?shù)據(jù)區(qū)通過(guò)高速總線進(jìn)行廣播，完成裝置平臺(tái)內(nèi)部各個(gè)模件之間的實(shí)時(shí)數(shù)據(jù)共享。

圖2 模件間的實(shí)時(shí)數(shù)據(jù)交換框架示意圖Fig.2 Schematic diagram of framework of real-time data exchange between modules

保護(hù)模件獲得實(shí)時(shí)的保護(hù)通道采樣數(shù)據(jù)并進(jìn)行計(jì)算，從而控制出口繼電器。啟動(dòng)模件獲得實(shí)時(shí)的啟動(dòng)通道采樣數(shù)據(jù)并進(jìn)行計(jì)算，從而控制啟動(dòng)繼電器。智能模件將網(wǎng)口接收到的數(shù)字化采樣數(shù)據(jù)通過(guò)同步和插值計(jì)算轉(zhuǎn)換為模件的輸出數(shù)據(jù)，并通過(guò)高速總線廣播發(fā)送。采樣模件獲得的采樣數(shù)據(jù)通過(guò)高速總線廣播發(fā)送。其他模件根據(jù)自身功能通過(guò)高速總線廣播實(shí)時(shí)數(shù)據(jù)。

2.3 功能模件設(shè)計(jì)

管理模件、保護(hù)模件、啟動(dòng)模件、智能模件等核心板卡均基于2K1000設(shè)計(jì)，其中管理模件部署開源Linux操作系統(tǒng)，其他幾種插件基于裸核運(yùn)行模式部署自主開發(fā)的簡(jiǎn)單任務(wù)調(diào)度框架。

2.3.1 管理模件

管理模件主要負(fù)責(zé)事件錄波的存儲(chǔ)、系統(tǒng)配置及參數(shù)定值的管理分發(fā)、人機(jī)接口管理、對(duì)外網(wǎng)絡(luò)及串口通信、命令及調(diào)試。管理模件采用硬件層、操作系統(tǒng)層、平臺(tái)層及公共模塊層4 層架構(gòu)，其功能框圖如圖3 所示。平臺(tái)層主要負(fù)責(zé)系統(tǒng)管理、系統(tǒng)監(jiān)視、時(shí)鐘同步、任務(wù)監(jiān)視、數(shù)據(jù)交換等業(yè)務(wù)。公共模塊基于平臺(tái)層的接口和數(shù)據(jù)，運(yùn)行相應(yīng)業(yè)務(wù)程序，主要包括事件錄波、通信、液晶菜單、定值管理、配置管理、打印管理等。

圖3 管理模件的層次結(jié)構(gòu)及功能框圖Fig.3 Hierarchical structure and functional block diagram of management module

硬件方面，管理模件通過(guò)USB1轉(zhuǎn)以太網(wǎng)接入非實(shí)時(shí)數(shù)據(jù)總線；通過(guò)PCIe2接入FPGA，由FPGA 擴(kuò)展百兆以太網(wǎng)接口接入高速總線，且擴(kuò)展兼容總線使其可直接無(wú)縫替換在運(yùn)繼電保護(hù)裝置的對(duì)應(yīng)插件；通過(guò)CAN 接入管理數(shù)據(jù)總線；分別通過(guò)USB2、USB3轉(zhuǎn)以太網(wǎng)接入液晶模件和調(diào)試網(wǎng)口；3 個(gè)站控層以太網(wǎng)通信接口通過(guò)PCIe1由FPGA擴(kuò)展。

2.3.2 保護(hù)模件和啟動(dòng)模件

保護(hù)模件和啟動(dòng)模件采用相同的硬件架構(gòu)和軟件框架，均以2K1000為基礎(chǔ)，采用裸核運(yùn)行模式，其功能框圖如圖4所示。

圖4 保護(hù)或啟動(dòng)模件的層次結(jié)構(gòu)及功能框圖Fig.4 Hierarchical structure and functional block diagram of protection module or trigger module

1）硬件方面，保護(hù)或啟動(dòng)模件繼承了管理模件的基本接口形式，其總線接口和管理模件相同，但取消了外擴(kuò)的以太網(wǎng)接口和液晶模件接口。

2）軟件方面，2K1000 的2 個(gè)核分別運(yùn)行獨(dú)立的程序，雙核之間通過(guò)共享內(nèi)存交換數(shù)據(jù)。核1 僅部署平臺(tái)程序，其中的數(shù)據(jù)交換處理模塊負(fù)責(zé)處理總線上的所有數(shù)據(jù)，包括數(shù)據(jù)幀的判斷、數(shù)據(jù)整理及容錯(cuò)處理。在報(bào)文校驗(yàn)正確并同步后，將數(shù)據(jù)放入共享內(nèi)存，供核0的保護(hù)或啟動(dòng)模塊使用。核0的數(shù)據(jù)交換處理模塊僅處理共享內(nèi)存的數(shù)據(jù)。保護(hù)／啟動(dòng)模塊的輸出數(shù)據(jù)通過(guò)數(shù)據(jù)交換處理模塊發(fā)送給核1并由核1發(fā)送，有效分散了計(jì)算壓力。保護(hù)／啟動(dòng)模塊可選擇數(shù)據(jù)發(fā)送的通道，數(shù)據(jù)交換處理模塊根據(jù)保護(hù)／啟動(dòng)模塊的指令通過(guò)指定通道發(fā)送指定的數(shù)據(jù)。保護(hù)模件只處理收到的保護(hù)模擬數(shù)字AD 轉(zhuǎn)換器（Analog to Digital converter）數(shù)據(jù)，啟動(dòng)模件處理啟動(dòng)AD 數(shù)據(jù)，確保相互冗余校驗(yàn)，滿足保護(hù)、啟動(dòng)分開的要求。

3）通過(guò)平臺(tái)層程序封裝，上層保護(hù)／啟動(dòng)計(jì)算邏輯程序的接口兼容在運(yùn)裝置，可無(wú)縫移植使用。

2.3.3 智能模件

智能模件是繼電保護(hù)裝置平臺(tái)用于數(shù)字化變電站或智能變電站的接口插件，負(fù)責(zé)接收數(shù)字化采樣及處理數(shù)字化開入開出，為可選模件。智能模件是在保護(hù)或啟動(dòng)模件的基礎(chǔ)上擴(kuò)展了8 對(duì)光纖以太網(wǎng)接口，其軟件的層次結(jié)構(gòu)基本一致，如圖5所示。

圖5 智能模件的層次結(jié)構(gòu)及功能框圖Fig.5 Hierarchical structure and functional block diagram of intelligent module

智能模件在軟件上為雙核獨(dú)立運(yùn)行，通過(guò)共享內(nèi)存交換數(shù)據(jù)。面向通用對(duì)象的變電站事件GOOSE（Generic Object Oriented Substation Event）模塊和采樣值SV（Sample Value）模塊分別部署在核0 和核1 上，兩者相互解耦，僅通過(guò)共享內(nèi)存交換數(shù)據(jù)。智能模件也可僅部署GOOSE 模塊或僅部署SV模塊，兼容單板件更換。

在網(wǎng)絡(luò)風(fēng)暴抑制、報(bào)文過(guò)濾、SV 報(bào)文等間隔控制、SV／GOOSE共口發(fā)送等方面，本文參考文獻(xiàn)［10］的技術(shù)，采用FPGA實(shí)現(xiàn)，分擔(dān)了處理器的計(jì)算壓力。FPGA 將收到的報(bào)文分為GOOSE 區(qū)和SV 區(qū)，并按照GOOSE和SV的特點(diǎn)分別進(jìn)行報(bào)文過(guò)濾和校驗(yàn)，校驗(yàn)有效的報(bào)文通過(guò)PCIe接口發(fā)送給處理器。PCIe驅(qū)動(dòng)程序收到報(bào)文后，將GOOSE 報(bào)文發(fā)給核0 的GOOSE模塊，將SV報(bào)文發(fā)給核1的SV模塊。GOOSE模塊將需要發(fā)送的報(bào)文放入緩沖區(qū)，由PCIe 驅(qū)動(dòng)實(shí)時(shí)讀取并發(fā)送給FPGA，F(xiàn)PGA通過(guò)光口進(jìn)行發(fā)送。

2.3.4 采樣模件和開入開出模件

采樣模件是基于FPGA、AD設(shè)計(jì)的，其基本原理是由FPGA控制A／D采樣時(shí)序并讀回SV，再由FPGA通過(guò)高速總線發(fā)給保護(hù)模件和啟動(dòng)模件。采樣模件采用保護(hù)和啟動(dòng)采樣分開雙AD回路設(shè)計(jì)，將保護(hù)采樣數(shù)據(jù)發(fā)給保護(hù)模件，啟動(dòng)采樣數(shù)據(jù)發(fā)給啟動(dòng)模件。

開入模件采用數(shù)字光耦技術(shù)，可精確控制開入量的動(dòng)作電壓和返回電壓值，光耦隔離的輸入和輸出信號(hào)為數(shù)字信號(hào)，不受溫度、傳變比等模擬特性參數(shù)的影響，穩(wěn)定可靠。

開出模件支持大容量、快速跳閘接點(diǎn)，動(dòng)作時(shí)間能控制在3 ms 以內(nèi)。出口跳閘邏輯經(jīng)啟動(dòng)模件和保護(hù)模件協(xié)同控制，并實(shí)時(shí)對(duì)出口接點(diǎn)狀態(tài)進(jìn)行監(jiān)視，有效防止保護(hù)裝置的單一元件故障造成誤動(dòng)［12］。

2.3.5 系統(tǒng)監(jiān)視

實(shí)時(shí)監(jiān)視裝置內(nèi)部程序模塊和模件的狀態(tài)，是提高繼電保護(hù)裝置運(yùn)行可靠性的必要措施。本文設(shè)計(jì)的繼電保護(hù)裝置平臺(tái)的系統(tǒng)監(jiān)視主要有以下3個(gè)方面。

1）監(jiān)視裝置內(nèi)部物理特征，主要包括核心處理器的內(nèi)部溫度、采樣參考電壓、開出回讀、報(bào)警閉鎖回讀、電源輸出電壓和輸入電壓、光模塊的功率及溫度、以太網(wǎng)的鏈接狀態(tài)、收發(fā)數(shù)據(jù)包等，這些監(jiān)視量能夠直觀判斷保護(hù)裝置的內(nèi)部運(yùn)行狀態(tài)和外部線路連接情況等。

2）監(jiān)視裝置內(nèi)部通信鏈路，主要包括通信數(shù)據(jù)流量、數(shù)據(jù)幀校驗(yàn)、數(shù)據(jù)有效性等內(nèi)容，用于監(jiān)控內(nèi)部數(shù)據(jù)總線通信異常。

3）監(jiān)視裝置的模件、模塊等。監(jiān)視各類插件的運(yùn)行狀態(tài)，包括插件的心跳、中斷、主循環(huán)、異常中斷等；監(jiān)視程序模塊，包括模塊的心跳、異常信號(hào)、模塊運(yùn)行周期等，從而跟蹤模塊運(yùn)行異常信號(hào)，回溯異常運(yùn)行堆棧信息，以便快速找出異常原因。

所有監(jiān)視信息均記錄在裝置的文件系統(tǒng)中并分類處理（告警或閉鎖）。

3 平臺(tái)關(guān)鍵技術(shù)

3.1 兼容性設(shè)計(jì)

本文主要通過(guò)梳理在運(yùn)繼電保護(hù)裝置的外形、尺寸、界面顯示、按鍵布局、端子規(guī)格及其信號(hào)定義，確保所設(shè)計(jì)的自主繼電保護(hù)裝置的上述特性和在運(yùn)裝置完全一致，且性能指標(biāo)和在運(yùn)裝置相當(dāng)，從而實(shí)現(xiàn)整裝置的無(wú)縫替換。

為實(shí)現(xiàn)板件級(jí)無(wú)縫替換，需要從硬件和軟件兩方面進(jìn)行兼容設(shè)計(jì)。硬件方面，本文采取保持在運(yùn)裝置背板信號(hào)線不變，將新增加的信號(hào)線全部布置到空閑位置的方法實(shí)現(xiàn)硬件兼容。對(duì)所有板件均設(shè)計(jì)了兼容總線，兼容總線覆蓋全部在運(yùn)裝置的信號(hào)線，實(shí)現(xiàn)了板件在電氣信號(hào)連接上的兼容。軟件方面，本文設(shè)計(jì)的自主可控繼電保護(hù)裝置平臺(tái)和在運(yùn)的繼電保護(hù)裝置采用相同的軟件平臺(tái)框架，且配置及數(shù)據(jù)交換定義完全相同、應(yīng)用程序接口一致，從而實(shí)現(xiàn)了軟件兼容。

3.2 關(guān)鍵程序優(yōu)化

因國(guó)產(chǎn)數(shù)字信號(hào)處理器DSP（Digital Signal Processor）在性能、功耗和軟件生態(tài)等方面尚無(wú)法滿足繼電保護(hù)裝置的要求，只能采用國(guó)產(chǎn)通用中央處理器（CPU）替代DSP。通用CPU 采用程序和數(shù)據(jù)共用總線的馮·諾依曼結(jié)構(gòu)，而DSP采用程序總線和數(shù)據(jù)總線分開的哈弗結(jié)構(gòu)，故在相同的主頻下，通用CPU在算力、中斷響應(yīng)實(shí)時(shí)性及中斷執(zhí)行時(shí)間的穩(wěn)定性方面明顯弱于DSP。本文選取高主頻的2K1000 代替DSP，通過(guò)程序優(yōu)化使其在算力、中斷響應(yīng)實(shí)時(shí)性、執(zhí)行時(shí)間穩(wěn)定性方面滿足繼電保護(hù)要求。

采用減少軟件層數(shù)的方法提高中斷響應(yīng)的實(shí)時(shí)性。如圖5 所示，處理器采用裸核運(yùn)行模式，在板級(jí)支持包BSP（Board Support Package）上部署平臺(tái)層程序框架，關(guān)鍵任務(wù)采用硬中斷直接調(diào)度，避免了操作系統(tǒng)任務(wù)調(diào)度邏輯對(duì)中斷響應(yīng)實(shí)時(shí)性的影響。

2K1000 為通用CPU，其程序調(diào)用通過(guò)高速緩沖存儲(chǔ)器加速處理。而指令會(huì)被CPU 自動(dòng)換入換出，經(jīng)常導(dǎo)致中斷任務(wù)的2 次執(zhí)行時(shí)間相差很大。本文以90路模擬量采樣計(jì)算和24路邏輯計(jì)算為例，測(cè)試結(jié)果如表1 所示。由表可見，優(yōu)化前中斷執(zhí)行時(shí)間抖動(dòng)非常大，如用于繼電保護(hù)運(yùn)算，會(huì)導(dǎo)致中斷執(zhí)行時(shí)間超過(guò)中斷周期，可能造成繼電保護(hù)裝置拒動(dòng)或誤動(dòng)。

表1 優(yōu)化前的中斷執(zhí)行時(shí)間抖動(dòng)情況Table 1 Jitter of interrupt service run-time before optimization

為解決中斷執(zhí)行時(shí)間抖動(dòng)的問(wèn)題，本文將CPU芯片的高速緩沖存儲(chǔ)器分為CPU 使用區(qū)和保留區(qū)。保留區(qū)的大小按照中斷服務(wù)程序的大小設(shè)定。在引導(dǎo)程序到內(nèi)存時(shí)，將中斷服務(wù)程序代碼全部鎖定到CPU 的高速緩沖保留區(qū)，阻止CPU 程序代碼的換入換出。這樣CPU 在執(zhí)行中斷服務(wù)程序的過(guò)程中，每次都直接從高速緩沖保留區(qū)獲取指令，其執(zhí)行時(shí)間抖動(dòng)變小，可將抖動(dòng)時(shí)間控制在10 μs內(nèi)。具體原理如附錄A 圖A2 所示。優(yōu)化后進(jìn)行和表1 相同的算例測(cè)試，結(jié)果如表2 所示。由表可見，優(yōu)化后的中斷執(zhí)行時(shí)間非常穩(wěn)定，滿足了保護(hù)算法執(zhí)行時(shí)間穩(wěn)定性的要求。

表2 優(yōu)化后的中斷執(zhí)行時(shí)間抖動(dòng)情況Table 2 Jitter of interrupt service run-time after optimization

3.3 內(nèi)存異常變位糾錯(cuò)設(shè)計(jì)

嵌入式系統(tǒng)的隨機(jī)存取存儲(chǔ)器RAM（Random Access Memory）可能會(huì)因生產(chǎn)工藝、空間高能粒子輻射、電磁干擾等原因?qū)е码娢划惓７D(zhuǎn)，造成保護(hù)裝置運(yùn)行異常、誤動(dòng)、拒動(dòng)等問(wèn)題［23］。2K1000 的RAM控制器不支持硬件的錯(cuò)誤檢查和糾正技術(shù)ECC（Error Checking And Correcting），故須設(shè)計(jì)軟件的RAM檢查和糾錯(cuò)方案。

本文將程序空間按重要性進(jìn)行分區(qū)，將中斷服務(wù)程序和檢錯(cuò)糾錯(cuò)程序鎖入高速緩沖存儲(chǔ)器，并映射為PCIe 空間，由FPGA 通過(guò)PCIe 總線直接訪問(wèn)并計(jì)算校驗(yàn)碼。其他程序、關(guān)鍵數(shù)據(jù)及其備份內(nèi)容放入RAM 指定區(qū)，由檢錯(cuò)糾錯(cuò)程序負(fù)責(zé)校驗(yàn)和糾錯(cuò)，如圖6所示。

圖6 RAM異常變位容錯(cuò)設(shè)計(jì)框架Fig.6 Error-tolerant design framework of RAM unexpected bit change

經(jīng)過(guò)計(jì)算，在PCIe 總線傳輸速率為5 Gbit／s 的條件下，F(xiàn)PGA 在833 μs 的周期內(nèi)，可以校驗(yàn)超過(guò)400 KByte 的指令代碼，能覆蓋繼電保護(hù)程序空間，實(shí)現(xiàn)每中斷校驗(yàn)。對(duì)于實(shí)時(shí)運(yùn)行程序和數(shù)據(jù)，由FPGA 每中斷主動(dòng)讀取并計(jì)算校驗(yàn)碼，通過(guò)PCIe 將校驗(yàn)碼傳遞給處理器。檢錯(cuò)糾錯(cuò)程序在中斷頭部讀取該校驗(yàn)碼并和備份區(qū)校驗(yàn)碼進(jìn)行比較，若校驗(yàn)碼一致則不作任何處理，若校驗(yàn)碼不一致則啟動(dòng)程序恢復(fù)流程，具體流程見附錄A 圖A3。對(duì)于非實(shí)時(shí)運(yùn)行程序和數(shù)據(jù)，由檢錯(cuò)糾錯(cuò)程序分塊分時(shí)計(jì)算校驗(yàn)碼，每次計(jì)算完成后，進(jìn)入校驗(yàn)環(huán)節(jié)，若校驗(yàn)碼不一致，則啟動(dòng)程序恢復(fù)流程。

本方案利用系統(tǒng)已有的FPGA 協(xié)助實(shí)時(shí)計(jì)算RAM 存儲(chǔ)器的校驗(yàn)碼，既降低了對(duì)保護(hù)邏輯計(jì)算程序的干擾，又未明顯增加系統(tǒng)成本。

4 平臺(tái)應(yīng)用

在繼電保護(hù)裝置研制上，采用“平臺(tái)+應(yīng)用”的層次化研發(fā)模式，基于本文的自主可控繼電保護(hù)裝置平臺(tái)，應(yīng)用模塊及算法可直接移植使用，無(wú)需進(jìn)行改動(dòng)，如附錄A 圖A4 所示。研發(fā)過(guò)程中，始終貫徹兼容設(shè)計(jì)的原則，實(shí)現(xiàn)整機(jī)無(wú)縫替換和單板兼容替代，如附錄A圖A5所示。

基于本裝置平臺(tái)研制了全電壓等級(jí)的全系列保護(hù)裝置，包括母線保護(hù)、變壓器保護(hù)、線路保護(hù)等。裝置性能指標(biāo)和現(xiàn)有保護(hù)裝置基本相當(dāng)，本文以線路差動(dòng)保護(hù)裝置的差動(dòng)保護(hù)和零序過(guò)流為例，列出自主可控保護(hù)裝置和基于國(guó)外芯片的保護(hù)裝置的動(dòng)作時(shí)間，如表3 所示。由表可見，自主可控保護(hù)裝置比基于國(guó)外芯片的保護(hù)裝置慢0.7～1.2 ms，主要原因是國(guó)產(chǎn)繼電器出口速度稍慢。從2019 年11 月開始，自主可控繼電保護(hù)裝置陸續(xù)在江蘇1 000 kV 東吳變／泰州變、寧夏750 kV 賀蘭山／杞鄉(xiāng)變、江蘇500 kV茅山變／武南變、220 kV玉峰變／周市變／亭林變以及福建35 kV 漳州變等順利投入掛網(wǎng)試運(yùn)行，且運(yùn)行穩(wěn)定可靠。

表3 自主可控和非自主可控保護(hù)裝置動(dòng)作時(shí)間比較Table 3 Actuation time comparison between autonomous controlled and nonautonomous controlled protection devices

5 結(jié)語(yǔ)

本文通過(guò)研究自主化處理器自主可控標(biāo)準(zhǔn)，選定了2K1000作為繼電保護(hù)裝置平臺(tái)的核心處理器，設(shè)計(jì)了繼電保護(hù)裝置平臺(tái)，解決了板件級(jí)和整裝置級(jí)兼容替換、通用CPU 中斷運(yùn)行不穩(wěn)定及內(nèi)存異常翻轉(zhuǎn)的問(wèn)題。

隨著國(guó)產(chǎn)處理器的進(jìn)步，繼電保護(hù)裝置平臺(tái)需在整裝置功耗、計(jì)算能力、配置靈活性等方面持續(xù)提升和迭代，不斷提高基于國(guó)產(chǎn)處理器的繼電保護(hù)裝置平臺(tái)的適用能力和可靠性，使國(guó)產(chǎn)繼電保護(hù)裝置具備國(guó)際市場(chǎng)競(jìng)爭(zhēng)力。

附錄見本刊網(wǎng)絡(luò)版（http：//www.epae.cn）。