李國民，劉 辰

（西安科技大學 通信與信息工程學院，陜西 西安 710054）

0 引言

數(shù)字交換芯片是程控數(shù)字交換機中的關鍵性器件，主要實現(xiàn)數(shù)字交換的功能。但是我國數(shù)字交換芯片主要依賴于國外進口，隨著時間的推移，可能會面臨國外廠家停產(chǎn)或停供的風險，隨著國內用戶需求的改變也會要求技術指標變化，依靠從國外進口難以及時滿足國內需求。因此，研究一種滿足國內需求的數(shù)字交換芯片，實現(xiàn)數(shù)字交換芯片的自主可控很有必要。

數(shù)字交換芯片是實現(xiàn)數(shù)字交換網(wǎng)絡的一種體現(xiàn)，而數(shù)字交換網(wǎng)絡是程控數(shù)字交換機的核心部分，主要實現(xiàn)時隙的交換。數(shù)字交換芯片的發(fā)展與數(shù)字交換網(wǎng)絡密切相關，數(shù)字交換網(wǎng)絡可以是時間接線器，或者是空間接線器，目前有成熟的大規(guī)模集成電路，為了擴大交換網(wǎng)容量，由時間接線器和空間接線器可以組成大規(guī)模的數(shù)字交換網(wǎng)絡，用來完成不同母線與不同時隙上的數(shù)據(jù)交換。與此同時，大規(guī)模集成電路與工藝的發(fā)展已經(jīng)可將包括串并轉換、并串轉換和時間接線器與空間接線器的級聯(lián)形式TST 數(shù)字交換網(wǎng)絡集成到一塊大規(guī)模集成電路上，形成數(shù)字交換芯片。為了滿足不同的技術需求，數(shù)字交換芯片種類繁多，主要區(qū)別在于輸入輸出母線數(shù)量、輸入輸出速率以及交換容量。然而，數(shù)字交換芯片的本質就是實現(xiàn)“交換模式”與“消息模式”。其中“交換模式”指的是數(shù)字交換芯片與微處理器協(xié)同工作，實現(xiàn)時隙的無阻塞交換；“消息模式”指的是微處理器能控制讀出數(shù)字交換芯片中的輸入數(shù)據(jù)，也能將寫入數(shù)字交換芯片中的數(shù)據(jù)進行輸出。每個公司生產(chǎn)的數(shù)字交換芯片內部結構可能有所差異，但功能基本相同。MITEL 公司推出的一系列數(shù)字交換芯片，以其優(yōu)良的性價比成為數(shù)字交換芯片中的佼佼者。

基于FPGA 技術設計數(shù)字交換芯片，在程控數(shù)字交換機中實現(xiàn)“交換模式”與“消息模式”。設計的數(shù)字交換芯片指標要求為：32 條輸入輸出母線，輸入輸出數(shù)據(jù)流達到8.192 Mb/s，通道容量達到4 096×4 096 通道的無阻塞交換。本文首先分析了數(shù)字交換芯片的組成結構與工作原理以及FPGA 技術的特點。其次根據(jù)FPGA技術開發(fā)的特點，對數(shù)字交換芯片進行模塊化劃分，根據(jù)本文數(shù)字交換芯片的指標要求，設計數(shù)字交換芯片結構框圖，利用FPGA 技術設計數(shù)字交換芯片的各個組合模塊，用Modelsim 軟件進行仿真驗證，分析信號的波形是否達到了本文的技術指標。最后，根據(jù)數(shù)字交換芯片的工作原理對各個組合模塊進行合并，完成數(shù)字交換芯片的設計。

1 數(shù)字交換芯片組成結構分析

數(shù)字交換芯片是將串并轉換、數(shù)字交換網(wǎng)絡、并串轉換集成在一起形成的產(chǎn)品，由于E1 接口處理的是串行數(shù)據(jù)，數(shù)字交換網(wǎng)絡處理的是并行數(shù)據(jù)，所以數(shù)字交換芯片接收端需要將串行數(shù)據(jù)轉換為并行數(shù)據(jù)，數(shù)字交換芯片發(fā)送端需要將并行數(shù)據(jù)轉換為串行數(shù)據(jù)，而實現(xiàn)業(yè)務上面的功能是在數(shù)字交換網(wǎng)絡中完成。如圖1所示，數(shù)字交換芯片的組合電路包括串并轉換模塊、數(shù)據(jù)存儲器模塊、緩存器模塊、寄存器模塊、接續(xù)存儲器模塊、時鐘模塊、微處理器模塊以及并串轉換模塊。本文根據(jù)數(shù)字交換芯片中“交換模式”與“消息模式”的工作機制，分析數(shù)字交換芯片各個組成電路之間的工作機制。

圖1 數(shù)字交換芯片組成結構

“交換模式”的工作思路為：串行PCM 編碼數(shù)據(jù)經(jīng)過串并轉換，按照母線號與時隙號固定存入數(shù)據(jù)存儲器模塊的相應單元內；寄存器模塊通過微處理器接口模塊接收來自微處理器的信號，并將此信號寫到接續(xù)存儲器模塊；再將接續(xù)存儲器中的內容作為數(shù)據(jù)存儲器的地址，以某種順序讀出，接著寫入緩存器模塊，經(jīng)過并串轉換模塊，將時隙交換后的串行PCM 編碼數(shù)據(jù)輸出，從而實現(xiàn)數(shù)字交換的目的。

“消息模式”的工作思路為：“消息模式”分為“微處理器接收模式”與“微處理器發(fā)送模式”。“微處理器接收模式”指串行PCM 編碼數(shù)據(jù)經(jīng)過串并轉換，按照母線號與時隙號固定存入數(shù)據(jù)存儲器模塊的相應單元內；微處理器將數(shù)據(jù)存儲器模塊中的數(shù)據(jù)讀出?！拔⑻幚砥靼l(fā)送模式”是指微處理器直接將數(shù)據(jù)寫入數(shù)字交換芯片中的接續(xù)存儲器模塊，讀出接續(xù)存儲器模塊中的數(shù)據(jù)，寫入緩存器模塊、經(jīng)過并串轉換，以串行PCM 編碼數(shù)據(jù)輸出。有時需要將二者結合起來，微處理器先讀取數(shù)字交換芯片中接收的數(shù)據(jù)，再寫入特定的數(shù)據(jù)到數(shù)字交換芯片中進行發(fā)送。

2 FPGA 技術分析

基于FPGA 技術設計數(shù)字交換芯片是進行產(chǎn)品的設計，而不是設計FPGA 芯片，主要是利用FPGA 技術進行數(shù)字交換芯片功能的設計。FPGA 芯片中有豐富的IP 核提供給開發(fā)者使用，可以滿足數(shù)字交換芯片中的時鐘問題以及RAM 存儲的問題，并且FPGA 芯片有大量的引腳，可以解決數(shù)字芯片引腳數(shù)量的問題，滿足數(shù)字交換芯片的設計需求。利用FPGA 技術設計電路，用戶不需要進行流片就能得到合適的選擇，而且FPGA芯片是小批量生產(chǎn)的最佳選擇之一。如圖2 所示，F(xiàn)PGA 開發(fā)過程一般是根據(jù)需求分析進行方案的設計，用硬件描述語言設計具體的功能，用仿真器進行仿真驗證，最后燒錄至芯片中進行硬件測試。本文目的是提供一種設計方法，因此只介紹了仿真驗證。

圖2 FPGA 設計流程圖

3 FPGA 的數(shù)字交換芯片設計與仿真分析

本文在Altera 公司提供的Quartus 開發(fā)平臺上進行設計，使用第三方工具Modelsim 軟件對所設計的數(shù)字交換芯片進行仿真，分析了數(shù)字交換芯片基本組合電路的功能與工作原理?；贔PGA 技術設計數(shù)字交換芯片必須結合本文的技術指標，將數(shù)字交換芯片進行模塊化分割，模塊的合理分割會降低開發(fā)過程中的復雜度。將數(shù)字交換芯片劃分為4 個模塊，分別為時鐘生成模塊、數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊以及CPU 接口模塊。

利用FPGA 技術對這4 個模塊進行相應的方案設計，每個模塊的功能利用硬件描述語言進行設計與仿真。完成這4 個模塊的設計之后，按照“交換模式”與“消息模式”的思想，將時鐘生成模塊，數(shù)據(jù)接收模塊，數(shù)據(jù)發(fā)送模塊以及微處理器接口模塊進行組合，完成數(shù)字交換芯片的設計。

3.1 FPGA 設計數(shù)字交換芯片的組成結構

文中分析了數(shù)字交換芯片的基本組合電路與工作原理，用FPGA 邏輯模塊設計相應的數(shù)字交換芯片電路組成模塊，實現(xiàn)FPGA 數(shù)字交換芯片的設計，如圖3 所示。下文將詳細介紹數(shù)字交換芯片各個模塊的設計思路與仿真結果。

3.2 時鐘生成模塊

3.2.1 時鐘生成模塊的設計思路

如圖3 所示，時鐘生成模塊主要為整個系統(tǒng)提供具體的時鐘，供應整個系統(tǒng)正常工作。本文設計的輸入輸出母線數(shù)據(jù)為8.192 Mb/s，時鐘信號為16.384 MHz 與幀同步信號f16。首先Testbench 產(chǎn)生時鐘16.384 MHz驅動整個工程，通過IP 核PLL 倍頻為主頻需要的98.304 MHz；幀同步信號f16 的周期為125 μs，輸入時鐘16.384 MHz 周期大約為61 ns，125 μs/61 ns=2 048。因此，利用計數(shù)器產(chǎn)生2 048 個數(shù)據(jù)，用輸入信號16.384 MHz 產(chǎn)生幀同步信號f16；另外需要對輸入信號16.384 MHz 與幀同步信號f16 進行邊沿采集，將16.384 MHz 延遲2 拍，會得到2 個中間延遲信號，用與非的關系就可以得到16.384 MHz 與幀同步信號f16 的上升沿信號與下降沿信號。

圖3 FPGA 設計數(shù)字交換芯片的組成結構

3.2.2 時鐘生成模塊的仿真結果

圖4 時鐘生成模塊仿真波形表明，clk 是98.304 MHz時鐘頻率，c16 是16.384 MHz 的時鐘頻率，f16 是幀同步信號，c16_pos 與c16_neg 分別對應c16 的上升沿與下降沿，f16_pos 與f16_neg 分別對應f16 的上升沿與下降沿，各個時鐘信號達到了預期的期望。

圖4 時鐘生成模塊仿真圖

3.3 數(shù)據(jù)接收模塊

3.3.1 數(shù)據(jù)接收模塊的設計思路

如圖3 所示，數(shù)據(jù)接收模塊主要由3 個子模塊構成，分別為32 條母線串并轉換模塊、數(shù)據(jù)存儲器控制模塊以及數(shù)據(jù)存儲器模塊。

本文的設計指標為32 條母線，每條母線輸入數(shù)據(jù)的速率為8.192 Mb/s。根據(jù)E1接口標準，速率為8.192 Mb/s時，每條母線一幀總共有128 個時隙，因為有32 條母線并且每條母線速率8.192 Mb/s，因此數(shù)據(jù)存儲器的RAM深度應該選擇4 096，經(jīng)過串并轉換生成的并行碼是8 bit，因此RAM 的寬度應該選擇8 bit。

分析“交換模式”與“消息模式”的工作機制，為了實現(xiàn)RAM 的讀操作與寫操作寫相互獨立，采用乒乓操作讀寫方式，“交換模式”與“消息模式”分別需要2 個RAM。

3.3.2 數(shù)據(jù)接收模塊的仿真結果

由圖5 數(shù)據(jù)接收模塊仿真波形可知，為了便于觀察，32 條母線數(shù)據(jù)由2 種不同的串行數(shù)據(jù)循環(huán)得到，這里只顯示前4 條母線數(shù)據(jù)，即sti_8[0]，sti_8[1]，sti_8[2]，sti_8[3]，其余28 條依次類推；32 條母線數(shù)據(jù)經(jīng)過串并轉換后，轉換為并行碼rx_data_8m[0]，rx_data_8m[1]，rx_data_8m[2]，rx_data_8m[3]，按地址addr_ram 信號進行排序，每條母線間隔128 bit，保證每條母線上的同一個時隙，同時寫入4 096×8 bit的RAM。

圖5 數(shù)據(jù)接收模塊仿真圖

3.4 數(shù)據(jù)發(fā)送模塊

3.4.1 數(shù)據(jù)發(fā)送模塊的設計思路

如圖3 所示數(shù)據(jù)發(fā)送模塊設計思路，數(shù)據(jù)發(fā)送模塊主要由寄存器模塊、接續(xù)存儲器模塊、接續(xù)存儲器控制模塊、緩存器寫控制模塊、緩存器模塊、緩存器輸出控制模塊以及32 條母線并串轉換模塊組成。相應地，32 條母線中每條母線一幀總共有128 個時隙，因此接續(xù)存儲器的RAM 深度應該選擇4 096，接續(xù)存儲器RAM 的位寬包含功能選擇，因此接續(xù)存儲器的RAM 寬度應該選擇16 bit，分為高8 bit 與低8 bit。分析“交換模式”與“消息模式”的工作機制，接續(xù)存儲器由2 個16×4 096 容量的RAM 組成。微處理器對兩個接續(xù)存儲器寫操作相同，一個接續(xù)存儲器用來完成“交換模式”和“消息模式”；另一個接續(xù)存儲器由微處理器控制進行讀操作，目的是驗證微處理器寫入的指令與讀出的指令是否相同。

3.4.2 數(shù)據(jù)發(fā)送模塊的仿真結果

如圖6 所示，由仿真波形可知，在數(shù)據(jù)發(fā)送模塊，rd_en 讀控制信號與enable 控制信號產(chǎn)生相應的rd_en_0 讀控制信號和rd_en_1 讀控制信號，按rd_addr 的順序將緩存器RAM 中8 bit 并行數(shù)據(jù)乒乓操作讀出，產(chǎn)生rd_data_0 信號與rd_data_1信號，將rd_data_0信號與rd_data_1 信號賦值給rd_data，最終經(jīng)過并串轉換，將并行數(shù)據(jù)轉換為串行數(shù)據(jù)進行發(fā)送。

圖6 數(shù)據(jù)發(fā)送模塊仿真圖

3.5 微處理器接口模塊

3.5.1 微處理器接口模塊的設計思路

如圖3 所示，微處理器接口模塊的目的是實現(xiàn)CPU與數(shù)字交換芯片的通信，CPU 寫指令配合數(shù)字交換芯片，使其工作在“交換模式”或者“消息模式”。

3.5.2 微處理器接口模塊的仿真結果

如圖7 所示，由仿真波形可知：

圖7 微處理器接口模塊仿真圖

mcu_ds 信號與mcu_cs_n 信號同時有效時作為控制信號；

mcu_cs_n 是片選信號；

mcu_rwn 是微處理器的讀寫使能信號；

mcu_din 是寫入數(shù)據(jù)信號；

mcu_dout 是讀出數(shù)據(jù)信號，控制微處理器對數(shù)字交換芯片的讀寫操作。

3.6 數(shù)字交換芯片的功能仿真

3.6.1 交換模式的仿真結果

如圖8 所示，交換模式仿真結果表明：

圖8 交換模式仿真圖

輸入串行數(shù)據(jù)sti_8[0]，sti_8[1]，sti_8[2]，sti_8[3]，經(jīng)過串并轉換，轉換為并行數(shù)據(jù)rx_data_8m[0]，rx_data_8m[1]，rx_data_8m[2]，rx_data_8m[3]，按順序賦值給wr_data，然后wr_data 寫入數(shù)據(jù)存儲器RAM；

讀出接續(xù)存儲中的數(shù)據(jù)rd_data_connect[11：0]作為數(shù)據(jù)存儲器的地址端，然后按順序讀出數(shù)據(jù)存儲器，實現(xiàn)時隙的交換；

交換之后的數(shù)據(jù)rd_data_recmem 寫入發(fā)送模塊wr_data_outbuf，發(fā)送模塊將交換之后的數(shù)據(jù)按順序讀出tx_data_8m[0]，tx_data_8m[1]，tx_data_8m[2]，tx_data_8m[3]，最終轉換為串行數(shù)據(jù)sto_8[0]，sto_8[1]，sto_8[2]，sto_8[3]進行發(fā)送，完成時隙的交換。

3.6.2 消息模式的仿真結果

如圖9 所示，消息模式的仿真波形表明：

圖9 消息模式仿真圖

輸入串行數(shù)據(jù)sti_8[0]，sti_8[1]，sti_8[2]，sti_8[3]經(jīng)過串并轉換，轉換為并行數(shù)據(jù)rx_data_8m[0]，rx_data_8m[1]，rx_data_8m[2]，rx_data_8m[3]，按賦值給順序wr_data寫入數(shù)據(jù)存儲器RAM 之中，bus_rd_data 將數(shù)據(jù)存儲器中的數(shù)據(jù)讀出，完成了消息模式中的“微處理器接收模式”；

rd_data_connect的低8位數(shù)據(jù)送到了wr_data_outbuf 信號端，按順序讀出tx_data_8m[0]，tx_data_8m[1]，tx_data_8m[2]，tx_data_8m[3]，最終轉換為串行數(shù)據(jù)sto_8[0]，sto_8[1]，sto_8[2]，sto_8[3]進行發(fā)送，完成了消息模式中的“微處理器發(fā)送模式”。

4 結語

本文設計數(shù)字交換芯片的目的是利用FPGA 技術設計數(shù)字交換芯片的功能，實現(xiàn)“交換模式”與“消息模式”，滿足國內的市場需求，擺脫對外國公司的依賴并實現(xiàn)自主可控。在FPGA 芯片與數(shù)字交換專有芯片同時滿足需求的情況下，F(xiàn)PGA 芯片的成本低于數(shù)字專有芯片的價格，并且可以重復利用。最后數(shù)字交換芯片本質為實現(xiàn)“交換模式”與“消息模式”，但因速率與通道容量不同且種類繁多，本文利用FPGA 設計數(shù)字交換芯片，把電路設計轉化為軟件設計，實現(xiàn)了相應的技術指標，也可以根據(jù)實際需求的變化，做出相應的設計，而不需要改動PCB板子，提高了數(shù)字交換芯片的擴展性，使其更好地滿足程控數(shù)字交換機對數(shù)字交換芯片技術指標的要求。