張紫文，林文濤，王 琳，胡 忞，易朋興

(華中科技大學機械科學與工程學院，湖北武漢 430074)

0 引言

隨著電子技術和集成電路技術的快速發(fā)展，傳輸線上的信號速率達到了GHz領域，而在高速電路系統(tǒng)中，PCB板的設計不僅要實現(xiàn)信號的連通，還要考慮到電路中存在的信號完整性問題，隨著信號傳輸速率增加，PCB上過孔等結(jié)構會嚴重影響信號傳輸?shù)馁|(zhì)量，成為了影響電路性能的重要因素[1]。

在高速信號領域中，差分傳輸線相比于單端傳輸線具有更強的抗干擾性、更好的抗電磁干擾能力等特點，因而在高速電路的設計中得到了廣泛的應用。目前國內(nèi)外學者對差分傳輸線進行了大量的研究，文獻[2]分析了傳輸線耦合引發(fā)差分傳輸線共模噪聲的機理，文獻[3]研究了孔徑、焊盤直徑等參數(shù)對差分過孔的差分性能和共模性能的影響，文獻[4]研究了差分傳輸線橫截面的幾何不平衡對信號串擾的影響，文獻[5]利用時域有限差分仿真驗證非理想回流路徑對差分信號完整性的影響，這些研究大多數(shù)針對差分傳輸線的局部進行性能分析，而對差分互連結(jié)構的整體設計對信號傳輸能力的影響關注較少。

針對超高速采樣數(shù)據(jù)傳輸網(wǎng)絡，采用了一種基于分段傳輸線的差分互連結(jié)構，該結(jié)構將差分傳輸線進行分段處理，通過粒子群算法搜索具有良好傳輸質(zhì)量的傳輸線結(jié)構參數(shù)，并在ADS仿真軟件中建立基于分段傳輸線的差分互連結(jié)構模型，結(jié)合眼圖對其進行分析。

1 超高速采樣數(shù)據(jù)傳輸網(wǎng)絡

超高速采樣數(shù)據(jù)傳輸網(wǎng)絡是指超高速采樣系統(tǒng)中的ADC芯片和FPGA之間的差分信號傳輸路徑，經(jīng)過ADC芯片模數(shù)轉(zhuǎn)換后的數(shù)據(jù)以LVDS差分信號的形式向FPGA進行傳輸，采用差分線的結(jié)構設計可以有效降低高速信號傳輸時的電磁干擾，提高數(shù)據(jù)的傳輸能力。

但是理想的差分傳輸線是難以實現(xiàn)的，過孔、互連拓撲結(jié)構、互連線跨分割等因素都會導致互連傳輸線的阻抗發(fā)生變化，而阻抗的改變又會引起傳輸信號在該處發(fā)生反射，影響高速信號的傳輸質(zhì)量，傳輸線間互容耦合、互感耦合引起的串擾問題，會影響信號的邊沿和幅度，降低信號的質(zhì)量，反射和串擾這2個因素都會影響采樣系統(tǒng)的信號完整性，而從ADC芯片輸出的差分信號的傳輸速率可達到1.6 Gbit/s，此時，反射和串擾問題會極大影響數(shù)字信號傳輸?shù)馁|(zhì)量，從而降低了整個超高速采樣系統(tǒng)的性能。

超高速采樣系統(tǒng)中的ADC芯片和FPGA置于板卡的外表層，芯片采用的是BGA封裝形式，圖1為高速數(shù)據(jù)的傳輸路徑,考慮到PCB板內(nèi)層的布線空間大，并且?guī)罹€受到的電磁干擾以及相鄰信號線間的串擾都比表層微帶線要小，因而ADC芯片與FPGA之間的LVDS信號線采用內(nèi)層走線的方式，然而互連線需要通過過孔換層，過孔是傳輸線上的一個阻抗不連續(xù)點，過孔焊盤帶來的寄生電容以及過孔的stub帶來的短截線效應會加大傳輸線的延時，減小互連通道的帶寬，影響電路系統(tǒng)的信號完整性。

圖1 差分信號的傳輸路徑

2 基于分段傳輸線的差分互連結(jié)構設計

常規(guī)基于阻抗匹配的傳輸線結(jié)構如圖2所示，在MHz頻域內(nèi)，常規(guī)傳輸線結(jié)構可以用來降低信號的反射，改善信號完整性，但是到了GHz頻域以后，過孔帶來的影響就很突出，用這種方式難以減小這種影響，因而為了解決這個問題，采用一種基于分段傳輸線的差分互連結(jié)構，圖3為這種結(jié)構的示意圖，信號沿傳輸線傳播時，只要遇到瞬時阻抗突變，就會發(fā)生反射，反射的電壓Vreflect為

圖2 常規(guī)差分傳輸線結(jié)構

圖3 分段差分傳輸線結(jié)構

(1)

式中：Vinc為入射電壓；Z2為反射點的阻抗；Z1為傳輸線的阻抗。

當信號通過阻抗變化點時，可能會發(fā)生正反射或負反射，這些反射又會與路徑上其他阻抗變化點產(chǎn)生的反射相疊加，使反射增大或者減小，如果各小段傳輸線的阻抗設置合適，則可以減小由過孔帶來的影響[6]。

對于FR4材料的邊緣耦合微帶線，差分阻抗Zdiff近似為[7]

(2)

式中：Z0為未耦合時的單端特性阻抗；s為走線的邊緣間距；h為信號線與參考平面之間的介質(zhì)厚度。

(3)

式中：εr為介質(zhì)的介電常數(shù)；w為信號線的寬度；t為信號線的厚度。

由式(2)和式(3)可知在介質(zhì)材料確定的電路板中，對傳輸線差分阻抗的調(diào)整實質(zhì)上是對傳輸線寬度w和間距s的調(diào)整，而各小段傳輸線的長度l會影響反射信號疊加的時序，進而影響信號的傳輸質(zhì)量。圖4為分段差分傳輸線的結(jié)構設計，將這種分段結(jié)構應用在LVDS差分傳輸線上時，通過調(diào)整分段差分傳輸線的寬度w、間距s以及長度l，從而在信號接收端獲得良好的信號波形。

圖4 分段差分線的結(jié)構設計

過孔根據(jù)連接方式不同可以分為通孔、盲孔及埋孔，實驗中的差分過孔采用通孔結(jié)構，為了方便后續(xù)的仿真分析，將通孔模型進行簡化等效，圖5為通孔的等效模型，PCB上的通孔結(jié)構存在著寄生電容和寄生電感，通孔的寄生電容C和寄生電感L的大小近似為

圖5 通孔的等效模型

(4)

式中：εr為介質(zhì)的介電常數(shù)；T為PCB板厚度；D1為焊盤直徑；D2為反焊盤直徑。

(5)

式中：h為孔的長度；d為孔徑。

基于分段傳輸線的差分互連結(jié)構的設計模型如圖6所示，其中w1～w10為各段的線寬，l1～l10為各段的線長，s為線間距，ADC為BGA封裝，芯片引腳比較密集，通常采用就近過孔換層走線的方式，頂層的一小段傳輸線對整體結(jié)構影響不大，因而將頂層線寬w11、w12，頂層線長l11、l12和頂層線間距s11、s12設為固定值，將PCB內(nèi)層的差分傳輸線進行分段處理，每段的長度、寬度以及2個傳輸線間的距離作為變量，傳輸線的總長為固定值，通過接收器觀測差分輸出信號。

圖6 基于分段傳輸線的差分互連結(jié)構設計模型

3 基于粒子群算法的差分互連結(jié)構優(yōu)化

為了使分段差分傳輸線結(jié)構輸出良好的信號，傳輸線參數(shù)的搜索空間將會變得非常大，采用粒子群優(yōu)化算法來解決多個參數(shù)變化帶來的組合量過大的問題。粒子群算法具有較快的計算速度以及全局搜索能力，是一種高效的并行搜索算法[8-9]。圖7為粒子群算法的流程圖，當粒子群算法用于差分互連結(jié)構優(yōu)化時，分段差分線的各段線長、線寬以及線間距作為粒子，通過粒子的搜索來確定傳輸線的結(jié)構參數(shù),這也同時需要建立評估差分互連結(jié)構適應度的函數(shù)以及處理差分互連結(jié)構帶來的等式約束問題。

圖7 粒子群算法流程圖

3.1 差分互連結(jié)構適應度評估函數(shù)

通過接收端信號的眼圖對差分互連結(jié)構的適應度進行評估，眼圖能夠體現(xiàn)數(shù)字信號的整體特征，可以很好地評估數(shù)字信號的質(zhì)量，而眼寬和眼高是眼圖中2個關鍵的參數(shù)，眼寬反映了傳輸線上信號的穩(wěn)定時間，眼高反映了信號的噪聲容限，這2個參數(shù)可以基本反映數(shù)字信號的傳輸質(zhì)量，將眼寬和眼高共同作為適應度的評估指標,粒子群的適應度評估函數(shù)為

fitness=aTwidth+bVheight

(6)

式中：權重a和b為自定義常量，a=5×1011，b=500；Twidth為眼寬，ns；Vheight為眼高，V。

每一代的差分線結(jié)構參數(shù)輸出成電路描述文件，然后將描述文件代入到電路仿真軟件中，再將仿真得到的眼圖參數(shù)導入到適應度評估程序中，從而來計算差分互連結(jié)構的適應度。

3.2 等式約束處理

分段差分傳輸線通過波形的疊加來減小信號在傳輸過程中遇到的反射和串擾等問題，而波形疊加的時序受到了總傳輸時間的影響，因而要控制分段傳輸線的總線長為固定值，即要對粒子群進行等式約束處理，本文處理等式約束的方法是進行分段傳輸線長度的重新分配和重新組合，等式約束的處理步驟如(1)～(3)所示：

(1)檢查等式約束是否成立。如果等式約束成立，則分段傳輸線的長度分配合理，如果不成立，則繼續(xù)后續(xù)步驟。

(3)檢查重新分配后的等式約束是否成立。如果等式約束成立，則分段差分傳輸線的各段長度分配合理，如果不成立，則轉(zhuǎn)向(2)繼續(xù)進行。

4 實驗結(jié)果與分析

4.1 TDR阻抗分析

通過粒子群算法得到分段差分線的結(jié)構參數(shù)，其各段的線長、線寬及線間距如表1所示(1 mil=0.025 mm)，將這些參數(shù)代入到ADS建立的分段差分線模型中，并對其進行TDR仿真，將生成的結(jié)果與基于阻抗匹配的差分傳輸線的結(jié)果進行對比分析，得到如圖8所示的差分阻抗曲線。

表1 分段差分傳輸線的設計參數(shù)

圖8 TDR差分阻抗曲線

圖8中的曲線顯示了2個不同傳輸線結(jié)構阻抗不連續(xù)點的位置，其中曲線的向下凹陷處為差分過孔在傳輸線上形成的阻抗突變點，一般情況下，差分傳輸線的差分阻抗為100 Ω，常規(guī)傳輸線的阻抗除了過孔處出現(xiàn)阻抗突變，其余部分均平穩(wěn)地分布在100 Ω附近，而分段差分線結(jié)構的阻抗則在75～120 Ω區(qū)間中波動，差分線結(jié)構上有多個阻抗不連續(xù)點。

4.2 眼圖分析

ADC芯片的高速采樣數(shù)據(jù)的輸出速率在800～1 600 Mbit/s之間，分別在800、1 200、1 600 Mbit/s傳輸速率下，對常規(guī)差分傳輸線以及基于分段傳輸線的差分互連模型進行有源通道仿真，得到如圖9～圖11所示的眼圖。

(a)常規(guī)差分傳輸線

(b)分段差分傳輸線圖9 800 Mbit/s傳輸速率下2種不同傳輸線結(jié)構的眼圖

(a)常規(guī)差分傳輸線

(b)分段差分傳輸線圖10 1 200 Mbit/s傳輸速率下2種不同傳輸線結(jié)構的眼圖

(a)常規(guī)差分傳輸線

(b)分段差分傳輸線圖11 1 600 Mbit/s傳輸速率下2種不同傳輸線結(jié)構的眼圖

表2顯示了2種不同傳輸線下眼圖的測量結(jié)果，從常規(guī)傳輸線的眼圖可以看到，信號在傳輸時出現(xiàn)了較大的反射和噪聲，導致眼圖的眼高減小、眼圖面積縮小，而采用了分段差分互連結(jié)構的傳輸線，其眼高得到了明顯的改善，最大達到了1.369 V，抖動減小，眼圖面積更大，信號傳輸?shù)恼w質(zhì)量更好，并且隨著傳輸速率的增加，常規(guī)差分傳輸線噪聲抖動不斷增大。在1 600 Mbit/s時達到了最大，其中峰峰值抖動為28.13 ps，均方根抖動為7.122 ps，而分段差分傳輸線的信號受到的影響較小。因而驗證了采用基于分段傳輸線的差分互連結(jié)構能夠有效地減小噪聲抖動，進而提升LVDS差分信號線的傳輸質(zhì)量。

5 結(jié)束語

針對超高速采樣系統(tǒng)中的ADC與FPGA之間的LVDS差分傳輸線結(jié)構進行了信號完整性設計，采用一種基于分段傳輸線的差分互連結(jié)構來解決過孔帶來的信號完整性問題，利用粒子群算法求解帶約束的分段差分傳輸線的結(jié)構參數(shù)，有源通道仿真結(jié)果顯示了與常規(guī)差分傳輸線相比，使用分段差分傳輸線的眼圖的眼高和眼寬更大，信號的抖動更小，表明基于分段傳輸線的差分互連結(jié)構的信號完整性優(yōu)于常規(guī)的差分互連結(jié)構，該研究為實際中設計高速差分傳輸線提供了一些參考。