曹正州，張艷飛，徐玉婷，江 燕，孫 靜

（中微億芯有限公司，江蘇無錫 214072）

1 引言

SRAM 型現(xiàn)場可編程門陣列（Field Programmable Gate Array, FPGA）其核心是采用查找表（Look Up Taple, LUT）[1]的方法和設計大量的布線開關矩陣（Switch Box,SWB）[2]來實現(xiàn)用戶可編程邏輯的功能。隨著FPGA 功能的不斷增強，特別是高速端口SerDes（Serializer/Deserializer）和大量硬核數(shù)字信號處理器（Dignal Signal Process,DSP）的嵌入，在越來越多的設計和市場中都能夠見到其身影，F(xiàn)PGA 在人工智能、數(shù)據(jù)處理、衛(wèi)星通信、航空航天等領域發(fā)揮著重要的作用[3]。其優(yōu)點是可快速實現(xiàn)用戶邏輯的功能，集成度高，系統(tǒng)等效門數(shù)超過億門。但SRAM 型FPGA 也有著明顯的缺點，掉電后信息不能夠存儲，需要外圍配置非易失性存儲器（Non-Volatile Memory,NVM）來存儲碼流信息，該類配置存儲器電路稱為FPGA 配置芯片，通常采用的技術有UV-EPROM、E2PROM 和Flash PROM。如Xilinx 公司的XC17S30A 芯片為紫外光擦除、電編程、提供一次編程方式的UV-EPROM；XC18V04 芯片為電擦除、電編程、提供多次編程方式的Flash PROM。這些FPGA 配置芯片在航空航天領域得到了廣泛的應用。然而，作為數(shù)據(jù)刷新的配置芯片在空間應用領域的可靠性受到越來越多的關注，特別是單粒子翻轉(zhuǎn)(Single Event Upset,SEU)[4]效應引起的功能失效成為最主要的失效原因，導致空間FPGA 刷新的頻率增加，影響了系統(tǒng)的工作效率。

本文設計的FPGA 配置芯片采用MTM 反熔絲[5]存儲單元，利用兩層金屬之間的可擊穿介質(zhì)進行編程來存儲數(shù)據(jù)，MTM 反熔絲存儲單元具有天然的抗輻射特性，可靠性高，同時又具有較高的集成度。同時本文的FPGA 配置芯片采用標準的聯(lián)合測試行動組（Joint Test Action Group,JTAG）端口[6]實現(xiàn)對MTM 反熔絲單元的編程，輸出端口采用串行模式，大大減少了端口的數(shù)量；另外針對空間應用環(huán)境中由于空間和重量限制、多個板級系統(tǒng)會共用一個電源導致上電斜率比較寬泛的情況，該配置芯片內(nèi)置的上電復位電路采用RC 復位和電壓檢測復位的雙模復位方式來適應復雜的應用環(huán)境。通過對FPGA 配置芯片的架構(gòu)和MTM 反熔絲特性的研究，設計了FPGA 配置芯片，并且對整體寫功能和讀功能進行了仿真和分析。

2 FPGA 配置芯片設計

本文的FPGA 配置芯片基于 0.18 μm 1P6M MTM 反熔絲工藝進行設計，容量大小為512 kb，在同F(xiàn)PGA 配置的工作模式下，電源電壓為3.0～3.6 V，最高工作頻率為50 MHz。

2.1 功能和整體電路結(jié)構(gòu)

本文設計的FPGA 配置芯片整體架構(gòu)如圖1 所示，由JTAG、上電啟動（START）、高壓電路（HV）、地址譯碼（ADDR_DCODE）、存儲陣列（Memory）和并轉(zhuǎn)串（P2S）6 個子電路組成。

圖1 FPGA 配置芯片整體架構(gòu)

其中JTAG 接口是業(yè)界標準，主要用于芯片測試、配置、下載功能，使用IEEE Standard 1149.1 聯(lián)合邊界掃描TMS、TCK、TDI、TDO 共4 個接口引腳。該設計中使用JTAG 協(xié)議將FPGA 的配置碼流文件寫入到MTM 反熔絲存儲陣列中，并且完成寫入數(shù)據(jù)的回讀驗證。

上電啟動電路的功能是為配置芯片提供復位功能，產(chǎn)生初始化脈沖，從存儲陣列讀出第一筆數(shù)據(jù)，輸出初始化完成的標志信號，同F(xiàn)PGA 完成握手。

高壓電路的功能是通過電荷泵將外部提供的高壓無損傳輸?shù)組TM 反熔絲存儲陣列單元的上極板上，完成對反熔絲的編程。

存儲陣列是配置芯片的核心模塊，由單個MTM反熔絲存儲單元組成容量為512 kb 的存儲空間。

地址譯碼的功能是完成對存儲陣列的尋址，并且對讀取地址進行自動偵測，產(chǎn)生讀脈沖信號，用于數(shù)據(jù)的讀取。

并轉(zhuǎn)串電路是將讀出的8 位信號進行并轉(zhuǎn)串，從數(shù)據(jù)端D 串行輸出碼流文件，完成對FPGA 的配置，其中CE、OE 引腳分別同F(xiàn)PGA 的DONE、INIT 引腳相連。

FPGA 配置芯片的編程流程如圖2 所示，主要通過JTAG 接口循環(huán)執(zhí)行“寫入地址—寫入數(shù)據(jù)—預充電指令—編程指令—回讀驗證”操作步驟。由于本芯片是單電源工作的電路，在執(zhí)行預充電和編程指令時外部高壓VPEN為9.5～10.5 V，同時需要將電源電壓VDD抬高到6.0～6.5 V，目的是為了更好地對編程非選中行進行預充電電壓保護和為編程選中行提供較大的編程電流。

圖2 FPGA 配置芯片編程流程

2.2 上電啟動模塊設計

上電啟動電路主要由帶隙基準、上電復位、振蕩器、系統(tǒng)穩(wěn)定時間計數(shù)和初始化脈沖產(chǎn)生子電路組成，上電啟動電路如圖3 所示。針對空間的電源環(huán)境，電源的上電斜率快慢不一會造成電路無法復位的問題，上電啟動電路的復位電路采用了RC 復位和電壓檢測復位的雙模方式，RC 復位適用于快速上電，電壓檢測復位適用于緩慢上電，有效地解決了上述問題。

圖3 中的POWER_RST 信號用于整個配置芯片的復位，電路復位后經(jīng)系統(tǒng)穩(wěn)定時間計時3.5 ms 后產(chǎn)生Sup_ck＜0＞、Sup_ck＜1＞、Sup_ck＜2＞3 個脈沖信號進行第一筆配置數(shù)據(jù)的讀取并加載到輸出寄存器中，然后輸出Sup_ok 信號，等待FPGA 接收數(shù)據(jù)。

圖3 上電啟動電路

2.3 反熔絲單元及16 kb 存儲陣列設計

基本的MTM 反熔絲存儲單元結(jié)構(gòu)如圖4 所示，電路邏輯如圖5 所示，由預充電管MN0、編程管MN1和反熔絲AF 組成，BL 為位線，WL 為字線，PE 為預充電信號。反熔絲AF 的上極板T 同BL 相連，下極板B同編程管的漏端相連，編程管的尺寸比較大，為17.5 μm/0.6 μm，能夠在編程時提供10 mA 的電流，這也是MTM 反熔絲存儲器的缺點所在，編程管占用的面積比較大，從而限制了MTM 反熔絲技術在大容量存儲器中的應用。反熔絲介質(zhì)的擊穿電壓為8 V，上下極板的壓差高于擊穿電壓會將介質(zhì)擊穿，稱為編程。反熔絲編程前的阻抗大于200 MΩ，編程后的阻抗小于150 Ω，分別表示“0”和“1”。

圖4 MTM 反熔絲存儲單元結(jié)構(gòu)

圖5 MTM 反熔絲存儲單元邏輯

該配置芯片的整個存儲空間大小為512 kb，結(jié)構(gòu)上按存儲塊進行訪問，共有32 個存儲塊，每個存儲塊的大小為16 kb。其中16 kb 的組成形式為256 行×64列，即有256 個字線和64 個位線，16 kb 反熔絲存儲陣列如圖6 所示。在編程時圖6 中編程選中行字線電壓為6.3 V，非選中行字線電壓為0 V，存儲數(shù)據(jù)“1”的位線電壓為10 V，存儲數(shù)據(jù)“0”的位線電壓為0 V。在編程前通過預充電管將反熔絲AF 的下極板B 端充電到保護電壓5.1 V，這樣在編程時不需要編程的反熔絲單元上下極板之間的壓差為5 V 或者0 V 左右，低于介質(zhì)的擊穿電壓，而保持高阻抗狀態(tài)。需要編程的反熔絲單元上下極板存在10 V 左右的壓差，將介質(zhì)擊穿，變成低阻抗狀態(tài)，如圖6 圈中的第一行第一列反熔絲單元所示。

圖6 16 kb 反熔絲存儲陣列

2.4 編程高壓電路設計

反熔絲編程所需的高壓通過引腳PEN 提供，為了能夠精準地控制位線BL 上的編程電壓，設計了兩級電荷泵電路。電荷泵產(chǎn)生的高壓連接到傳輸PEN 編程電壓的NMOS 管的柵端，編程高壓電路如圖7 所示。

圖7 編程高壓電路

PEN 輸入編程高壓后，通過第一級電荷泵無損地傳輸?shù)紿V_F 端，第二級電荷泵電路由塊選信號和行選信號共同產(chǎn)生的Y_DEC 信號、編程數(shù)據(jù)信號DATA 和JTAG 指令寄存器送出的CG_PG 信號共同控制，決定是否將編程高壓傳輸?shù)椒慈劢z的上極板。當Y_DEC 選中存儲塊后，數(shù)據(jù)端口信號DATA 為“1”，且編程信號CG_PG 為高電平時，HV_F 電壓無損地傳輸?shù)紹L 端，對反熔絲存儲單元進行編程；當數(shù)據(jù)端信號DATA 為“0”時，BL 端為低電壓，不需要對反熔絲存儲單元進行編程。

2.5 讀電路設計

讀出通路上主要包括地址變化檢測（ATD）模塊、讀出時序電路和讀出鎖存電路。ATD 電路會根據(jù)每一位地址的變化產(chǎn)生15.6 ns 的讀脈沖信號送給讀電路。讀電路如圖8 所示，輸入信號為讀脈沖Y_ATD，輸出信號為從反熔絲存儲單元中讀出的數(shù)據(jù)Read_D。在讀的過程中，連接反熔絲存儲單元下極板的NMOS 管將打開，將反熔絲存儲單元下極板連接到GND，如果反熔絲是編程后的低阻抗狀態(tài)，將形成一個從M6-反熔絲-M4-M2-VDD的通路，RD_D 點被拉成低電平；反之如果反熔絲是未編程的高阻抗狀態(tài)，上述路徑是關閉的，RD_D 點一直處于高電平狀態(tài)，RD_D 的值再由鎖存時序?qū)懭氲阶x出鎖存電路中。

圖8 中的讀出鎖存器采用具有抗單粒子翻轉(zhuǎn)的DICE（Dual Interlocked Storage Cell）結(jié)構(gòu)[7]，由于該結(jié)構(gòu)采用雙聯(lián)互鎖存儲的方式，可以從任何單節(jié)點翻轉(zhuǎn)（Single Node Upset,SNU）中自恢復。同時反熔絲存儲單元具有天然的抗輻射特性，并且在讀的過程中不需要電荷泵等高壓電路參與工作，所以該FPGA 配置芯片有比較高的抗輻射性能。

圖8 讀出電路及鎖存器

3 仿真結(jié)果

首先對反熔絲存儲單元進行Verilog-A 建模[8]，通過實時比較反熔絲兩端電壓差和擊穿閾值來改變反熔絲的狀態(tài)。采用hsim10.12 仿真平臺，仿真中器件基于 的pf018_v0p5.lib 模型，對該FPGA 配置芯片的整體寫功能和讀功能進行仿真。仿真條件為TT、25 ℃、3.3 V 的整體寫仿真波形和讀仿真波形分別如圖9、10 所示。

圖9 整體寫仿真波形

圖9 顯示了整個編程和回讀驗證的過程，通過JTAG 端口寫入編程的地址和數(shù)據(jù)后再通過預充電和編程指令將數(shù)據(jù)寫入，在預充電和編程時電源電壓VDD從3.3 V 抬高到6.3 V，編程高壓VPEN為10 V，編程結(jié)束后通過回讀驗證指令將寫入的數(shù)據(jù)從TDO 端口讀出進行校驗，校驗通過將進入下一筆數(shù)據(jù)寫入的狀態(tài)，依次循環(huán)直到完成整個數(shù)據(jù)的寫入。

圖10 顯示了該配置芯片同F(xiàn)PGA 下載時的整個工作過程。在配置芯片和FPGA 都初始化完成后，OE引腳變成高電平，開始從配置芯片中讀數(shù)據(jù)加載到FPGA 中，配置芯片內(nèi)部為8 位并行輸出數(shù)據(jù)，經(jīng)過并行轉(zhuǎn)串行后輸出到FPGA 的D 端口。當所有的數(shù)據(jù)都加載到FPGA 后，F(xiàn)PGA 的DONE 信號將配置芯片的CE 信號拉高，使配置芯片處于靜態(tài)狀態(tài)。

圖10 整體讀仿真波形

4 結(jié)束語

本文基于 0.18 μm MTM 反熔絲工藝設計的FPGA 配置芯片采用MTM 反熔絲來存儲數(shù)據(jù)，輸出鎖存器采用DICE 結(jié)構(gòu)，使該電路具備了比較高的抗輻射性能。該配置芯片的上電復位電路采用了雙模的復位方式，提高了芯片上電過程中的可靠性。同時該配置芯片采用業(yè)界標準的JTAG 接口和串行輸出數(shù)據(jù)，具有結(jié)構(gòu)簡單、使用方便的特點。