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        申威421應(yīng)用系統(tǒng)JTAG調(diào)試工具設(shè)計*

        2022-01-06 08:35:58高延海
        艦船電子工程 2021年12期
        關(guān)鍵詞:寄存器延時端口

        高延海 樊 茂

        (中國船舶集團(tuán)有限公司第七二二研究所 武漢 430205)

        1 引言

        近年來隨著國家信息產(chǎn)業(yè)政策的推動,國產(chǎn)處理器發(fā)展勢頭迅猛,推出了包括申威、龍芯、飛騰在內(nèi)的一系列國產(chǎn)處理器,覆蓋了從嵌入式系統(tǒng)到高性能計算等各領(lǐng)域,自主可控水平得到了較大的提高。國產(chǎn)處理器的自主可控,在很大程度上還依賴于其生態(tài)的建設(shè),調(diào)試開發(fā)工具是其中必要的一環(huán)。國產(chǎn)處理器一般只有處理器廠商提供的專用調(diào)試開發(fā)工具可供選擇,而國外處理器普遍有第三方專業(yè)廠商為其提供調(diào)試開發(fā)工具,選擇余地更大,功能更完善。因此國產(chǎn)處理器生態(tài)在調(diào)試開發(fā)工具這一環(huán),相比國外處理器還有一定的差距。

        申威處理器[1]依托國家“863”和“核高基”專項,十余年發(fā)展與積累過程中,歷經(jīng)三代核心的開發(fā),在多個領(lǐng)域得到成功應(yīng)用。對于申威處理器應(yīng)用系統(tǒng)硬件和底層軟件的調(diào)試,一般只能使用處理器廠商提供的JTAG調(diào)試工具。該調(diào)試工具提供了FLASH存儲器編程、內(nèi)存讀寫等功能,可以滿足硬件調(diào)試和軟件固化的基本需求,但也存在一些不足之處:調(diào)試工具的硬件為定制開發(fā),成本較高;不能對JTAG底層通信協(xié)議進(jìn)行調(diào)試,若JTAG通信故障則難以定位原因;技術(shù)細(xì)節(jié)封閉,用戶無法在其基礎(chǔ)上擴(kuò)展功能。針對上述問題,設(shè)計了一種基于開源硬件的JTAG調(diào)試工具,可實現(xiàn)對申威421處理器應(yīng)用系統(tǒng)硬件與底層軟件的開發(fā)調(diào)試。

        2 申威421應(yīng)用系統(tǒng)

        申威421處理器是64位字長的RISC架構(gòu)高性能通用處理器[2],單芯片集成了4個申威Core3A核心,支持亂序發(fā)射、推測執(zhí)行和雙訪存流水線技術(shù)[3]。處理器還集成了8MB的三級共享Cache、兩路64位DDR3存儲控制器、兩路第三代標(biāo)準(zhǔn)PCI-E接口、維護(hù)接口以及符合IEEE1149.1標(biāo)準(zhǔn)的測試接口。

        典型的申威421應(yīng)用系統(tǒng)一般由處理器搭配ICH2橋片[4]構(gòu)成。ICH2橋片通過一個8通道的PCI-E 2.0接口與申威421互連,可以為應(yīng)用系統(tǒng)擴(kuò)展PCI-E、USB、SATA等高速外設(shè)接口,以及UART、PS/2、I2C等傳統(tǒng)的通用外設(shè)接口。ICH2橋片內(nèi)部還集成了一個圖形圖像子系統(tǒng)及一個顯存控制器,可以為應(yīng)用系統(tǒng)提供集成顯卡功能。ICH2橋片有比較多的配置參數(shù),存儲在外部的參數(shù)FLASH存儲器中。圖1是一個典型的申威421應(yīng)用系統(tǒng)組成框圖。

        圖1 申威421應(yīng)用系統(tǒng)框圖

        3 JTAG調(diào)試技術(shù)

        3.1 JTAG技術(shù)原理

        JTAG技術(shù)即邊界掃描測試技術(shù),由聯(lián)合測試行動組(JTAG)最初提出[5],并于 1990年形成了IEEE 1149.1標(biāo)準(zhǔn),也稱為JTAG標(biāo)準(zhǔn)。JTAG技術(shù)主要用于芯片的測試,若電路板上有支持JTAG功能的器件,JTAG技術(shù)也可用于對電路板進(jìn)行測試[6]。

        邊界掃描技術(shù)需要在芯片內(nèi)緊鄰器件引腳處設(shè)置移位寄存器[7],從而使處于器件邊界的信號可以通過掃描測試技術(shù)進(jìn)行監(jiān)視或控制。為了支持邊界掃描,集成電路器件必須有4個專用的引腳:TCK、TMS、TDI和TDO。這4個引腳組成了測試訪問端口(TAP),也稱為JTAG端口。JTAG端口用于外部測試設(shè)備與器件內(nèi)部的邊界掃描邏輯進(jìn)行通信。器件內(nèi)邊界掃描功能模塊中包含有一個指令寄存器(IR)和一組數(shù)據(jù)寄存器(DR),可以通過JTAG端口對這些寄存器進(jìn)行讀寫,以實現(xiàn)邊界掃描測試功能。邊界掃描功能模塊的核心是一個TAP控制器,為一有限狀態(tài)機(jī),包含16個狀態(tài)。通過TCK和TMS可以控制TAP狀態(tài)的遷移,產(chǎn)生邊界掃描邏輯的內(nèi)部控制信號。TAP控制器狀態(tài)遷移如圖2所示。TDI和TDO用來對邊界掃描邏輯中寄存器數(shù)據(jù)的移入、移出。

        圖2 TAP控制器狀態(tài)圖

        JTAG端口初衷是用于對芯片進(jìn)行測試,然而對于具有邊界掃描測試功能的處理器,JTAG端口也往往用于對處理器應(yīng)用系統(tǒng)進(jìn)行調(diào)試。處理器應(yīng)用系統(tǒng)的調(diào)試一般有ICE和OCD兩種方案[8]。ICE方案需要為處理器設(shè)計專用的仿真器,模擬處理器的所有功能,成本極高,而且對于復(fù)雜處理器,實現(xiàn)起來非常困難。目前主流的是OCD方案。OCD即片上調(diào)試,需要在處理器內(nèi)部添加一個專門的硬件模塊,用于支持調(diào)試功能。該硬件模塊能夠訪問處理器的內(nèi)部資源,并有與外部調(diào)試設(shè)備進(jìn)行通信的端口。為了減少硬件資源消耗,該通信端口往往與JTAG端口復(fù)用[9],因此從用戶視角,就是通過JTAG端口對處理器進(jìn)行調(diào)試。

        3.2 申威421處理器JTAG調(diào)試接口協(xié)議

        申威421處理器具有符合IEEE 1149.1標(biāo)準(zhǔn)的JTAG端口,可以進(jìn)行邊界掃描測試及維護(hù)調(diào)試操作。申威421處理器JTAG端口的指令寄存器長度為 8位,除了有 BYPASS、IDCODE、SAMPLE/PRELOAD等標(biāo)準(zhǔn)指令外,還有兩條自定義指令CHAINADDR和RUNSCAN。申威421的JTAG數(shù)據(jù)寄存器中,和JTAG調(diào)試相關(guān)的有兩個寄存器:測試地址寄存器、調(diào)試接口寄存器。當(dāng)給JTAG指令寄存器寫入CHAINADDR指令后,即可對測試地址寄存器進(jìn)行設(shè)置,選擇調(diào)試接口寄存器作為SAMPLE/PRELOAD指令的操作對象。調(diào)試接口寄存器中包含數(shù)據(jù)、命令、目標(biāo)寄存器、校驗等位段,通過對該寄存器的讀寫實現(xiàn)與維護(hù)調(diào)試模塊的通信,執(zhí)行對處理器的所有維護(hù)調(diào)試操作,如圖3所示。

        圖3 調(diào)試操作流程

        3.3 JTAG接口設(shè)計注意事項

        申威421處理器的維護(hù)串口也可以對維護(hù)調(diào)試模塊進(jìn)行訪問。維護(hù)串口的MT_RX_H信號必須外接上拉電阻,避免與JTAG端口同時對維護(hù)調(diào)試模塊進(jìn)行訪問而發(fā)生沖突,無法進(jìn)行正常的調(diào)試操作。

        在設(shè)計硬件時,需要關(guān)注JTAG端口的信號完整性,特別是TCK的信號質(zhì)量。JTAG數(shù)據(jù)的移位與采樣都是通過TCK信號控制,TCK信號上的串?dāng)_、反射等信號質(zhì)量問題,會造成JTAG數(shù)據(jù)誤移位或誤采樣,甚至使TAP控制器狀態(tài)錯亂。在PCB設(shè)計時,JTAG連接器應(yīng)盡量靠近處理器擺放,縮短JTAG信號線的長度。必要時還要通過端接、濾波等措施,改善JTAG信號的質(zhì)量。另外JTAG調(diào)試電纜經(jīng)常插拔,易受靜電影響,信號線在靠近JTAG插座附近應(yīng)使用TVS管等保護(hù)器件,避免處理器JTAG端口被靜電損傷。

        3.4 XDS100V2調(diào)試器

        JTAG調(diào)試工具的硬件是連接PC主機(jī)與目標(biāo)系統(tǒng)的JTAG控制器,負(fù)責(zé)產(chǎn)生符合IEEE 1149.1規(guī)范的JTAG信號時序。部分處理器廠商為推廣自家的產(chǎn)品,開源了JTAG調(diào)試器的設(shè)計資料,如ARM的DAPLink,TI的XDS100系列等。申威處理器只需要標(biāo)準(zhǔn)的JTAG信號就可以進(jìn)行調(diào)試,因此綜合考慮成本與周期,以及避免不必要的重復(fù)投入,選擇了開源的XDS100V2商業(yè)現(xiàn)貨調(diào)試器作為JTAG調(diào)試工具的硬件平臺。

        XDS100V2調(diào)試器[10]用于TI公司的DSP、ARM等處理器產(chǎn)品的調(diào)試。TI公開了XDS100V2的所有設(shè)計資料,任何第三方廠家都可以根據(jù)公開的資料生產(chǎn)和銷售XDS100V2調(diào)試器。XDS100V2硬件的核心是一片F(xiàn)TDI公司的FT2232芯片,可以實現(xiàn)USB接口到SPI、JTAG等同步串口的轉(zhuǎn)換,設(shè)計緊湊,成本低廉。XDS100V2通過USB 2.0接口與主機(jī)通信,JTAG端口最高工作頻率達(dá)15M,對大多數(shù)的調(diào)試操作性能可以滿足要求。

        4 申威421處理器調(diào)試

        4.1 JTAG鏈路測試

        在正式進(jìn)行調(diào)試之前,對JTAG鏈路功能進(jìn)行測試,性能進(jìn)行摸底,能夠排除JTAG鏈路中可能存在的故障,并使調(diào)試器以最高的性能工作,對順利、高效地完成調(diào)試工作十分有益。對JTAG鏈路采用數(shù)據(jù)環(huán)回的方式進(jìn)行測試。JTAG端口進(jìn)行寄存器移位操作時,當(dāng)寄存器中的數(shù)據(jù)全部移出后,若TAP控制器仍停留在Shift-IR或Shift-DR狀態(tài),接下來移出的將是從TDI移入的數(shù)據(jù),即實現(xiàn)了數(shù)據(jù)環(huán)回。測試數(shù)據(jù)可以采用PRBS偽隨機(jī)序列,也可以采用固件鏡像等數(shù)據(jù)。

        在數(shù)據(jù)環(huán)回測試的開始,首先復(fù)位TAP控制器,指令寄存器被初始化為 IDCODE[12],進(jìn)行數(shù)據(jù)寄存器的移位操作移出的將是處理器ID。然后TAP控制器狀態(tài)轉(zhuǎn)換到Shift-DR狀態(tài),進(jìn)行數(shù)據(jù)移位操作。最開始移出的32位數(shù)據(jù)與處理器ID比較,后面移出的數(shù)據(jù)與從TDI移入的數(shù)據(jù)進(jìn)行比較,若出現(xiàn)數(shù)據(jù)不一致的情況,則中斷測試,保存移出的數(shù)據(jù),提示出錯數(shù)據(jù)的位置,供測試人員進(jìn)行分析。

        經(jīng)過測試,在目標(biāo)開發(fā)板上,調(diào)試器可以穩(wěn)定工作在15M的最高頻率,遠(yuǎn)超XDS100V2標(biāo)準(zhǔn)的1M工作頻率,也高于申威421手冊中給出10M的工作頻率,大大提高了調(diào)試工具性能的上限。

        4.2 調(diào)試器與處理器建立連接

        調(diào)試器與處理器建立連接,第一步要確認(rèn)JTAG鏈路可以正常工作,第二步確認(rèn)連接的是正確的目標(biāo)處理器,第三步確認(rèn)目標(biāo)處理器處于正常的工作狀態(tài)。以上三步都成功以后,則說明硬件已處于就緒狀態(tài),可以進(jìn)行調(diào)試操作。JTAG標(biāo)準(zhǔn)中規(guī)定,Capture指令寄存器獲取的值,最低兩位必須是2’b01。因此第一步可以通過Capture指令寄存器,并判斷指令寄存器的最低兩位是否符合標(biāo)準(zhǔn)來實施。第二步可以通過IDCODE指令讀取處理器ID,與申威處理器ID值0x0006a001比較來實現(xiàn)。第三步首先要將申威421處理器的JTAG端口置于維護(hù)調(diào)試模式,然后讀取維護(hù)調(diào)試模塊中的狀態(tài)寄存器,獲取處理器當(dāng)前的運行狀態(tài)。連接處理器的流程如圖4所示。

        圖4 調(diào)試器連接處理器流程

        4.3 申威421固件FLASH編程

        4.3.1 申威421的FLASH存儲器接口

        申威421有SPI FLASH存儲器接口,可以支持最大容量為16MB的FLASH存儲器。啟動時處理器從FLASH中讀取硬件配置參數(shù)并加載固件。申威421的FLASH訪問地址在I/O地址空間,并且地址不連續(xù),每8個字節(jié)占用128字節(jié)的地址,因此處理器不能直接從FLASH中取指令運行,必須將FLASH中的代碼加載到系統(tǒng)內(nèi)存或內(nèi)核Cache中才能運行。申威421內(nèi)部有FLASH控制器,可自動生成編程、擦除等操作的信號時序。

        4.3.2 影響調(diào)試效率的主要因素

        主機(jī)與調(diào)試器間數(shù)據(jù)傳送的組織方式,是影響調(diào)試效率的主要因素。主機(jī)與調(diào)試器間的USB口通過BULK方式傳輸數(shù)據(jù)[13],一次傳輸?shù)臄?shù)據(jù)量越大,則USB傳輸帶寬的利用率就越高。如果頻繁地進(jìn)行短數(shù)據(jù)包通信,開銷所占比例將大大增加,實際的傳輸速率將遠(yuǎn)遠(yuǎn)低于理想的速率。從圖3中可以看到,申威處理器標(biāo)準(zhǔn)調(diào)試流程需要對調(diào)試指令的完成狀態(tài)進(jìn)行查詢,以判斷是否可向處理器發(fā)出下一條調(diào)試指令,這就決定了主機(jī)與調(diào)試器之間只能以短數(shù)據(jù)包進(jìn)行通信,并且需要主機(jī)頻繁地進(jìn)行判斷與干預(yù),嚴(yán)重影響調(diào)試操作的效率。

        4.3.3 高效的調(diào)試操作流程

        由于常規(guī)調(diào)試操作流程的效率低,為了提高FLASH編程的速率,必須設(shè)計一個新的調(diào)試操作流程。新的調(diào)試流程中,發(fā)送調(diào)試指令不需要確認(rèn)上一條調(diào)試指令的完成情況,在一個USB數(shù)據(jù)包中可一次傳送多條調(diào)試指令給調(diào)試器。在調(diào)試指令之間,插入相應(yīng)的延時指令和狀態(tài)查詢指令。指令數(shù)據(jù)包的格式如圖5所示。

        圖5 JTAG指令數(shù)據(jù)包格式

        延時指令就是保持TAP控制器在Run-Test-Idle狀態(tài)下一定數(shù)量的TCK周期,用于給調(diào)試指令的執(zhí)行留出一定的時間。如果延時短于調(diào)試指令執(zhí)行所需時間,則其后的調(diào)試指令就會在上一條調(diào)試指令未完成的情況下發(fā)送給處理器。新的調(diào)試指令可能會被拒絕接收,也可能會影響上一條調(diào)試指令的正常執(zhí)行。對于FLASH編程這樣的調(diào)試操作,造成的最壞結(jié)果就是當(dāng)前FLASH存儲單元編程失敗,而不會產(chǎn)生破壞性的后果,因此FLASH編程操作可以使用新流程。

        主機(jī)會重新執(zhí)行操作失敗的調(diào)試指令。為了使調(diào)試指令盡可能一次成功完成,延時指令的延時需要大于調(diào)試指令執(zhí)行所需的時間,但又要近可能的接近,這樣既保證了成功率,也不降低效率。由于最初并不知道調(diào)試指令執(zhí)行所需的確切時間,所以新流程中還需要實現(xiàn)延時的自適應(yīng)調(diào)整。最開始設(shè)置一個較短的延時值,此后自動將延時周期數(shù)調(diào)整到最恰當(dāng)?shù)闹怠?/p>

        延時周期的自適應(yīng)調(diào)整需要結(jié)合查詢指令來進(jìn)行。查詢指令用于查詢相關(guān)調(diào)試指令的操作是否完成,與常規(guī)流程不同的是,JTAG調(diào)試器在執(zhí)行完查詢指令后,緊接著就執(zhí)行下一條調(diào)試指令,中間不存在主機(jī)進(jìn)行判斷與干預(yù)的過程。主機(jī)在收到指令數(shù)據(jù)包中所有查詢指令的查詢結(jié)果后,對數(shù)據(jù)包中調(diào)試指令的執(zhí)行情況進(jìn)行判斷,如果有調(diào)試指令未完成操作,則該調(diào)試指令以及此后的所有調(diào)試指令都將重新執(zhí)行,并且增加延時指令的延時值。經(jīng)過有限次的重傳指令和增加延時,延時周期就可以調(diào)整到最佳值,如圖6所示。

        圖6 高效的調(diào)試操作流程

        經(jīng)過實際運行比較,采用標(biāo)準(zhǔn)的調(diào)試操作流程,固化2M字節(jié)的BIOS到FLASH,需要近3min。而采用新的流程,同樣的操作只需約20s。顯然,新調(diào)試操作流程確實能夠大幅提高調(diào)試操作的效率。

        4.4 BIOS調(diào)試信息的實時顯示

        4.4.1 BIOS調(diào)試信息輸出機(jī)制

        在進(jìn)行固件調(diào)試時,我們需要固件運行過程中輸出一些文本調(diào)試信息以幫助調(diào)試。申威421處理器應(yīng)用系統(tǒng)BIOS的調(diào)試信息不是通過串口或網(wǎng)口輸出,而是按順序?qū)懙揭粋€固定的內(nèi)存區(qū)域。廠家提供的調(diào)試工具只能在用戶給出命令時,一次讀取所有BIOS調(diào)試信息并顯示,而不能實時顯示BIOS運行過程中新增的調(diào)試信息。作為固件調(diào)試人員,自然希望固件調(diào)試信息能夠像通過串口輸出一樣,可以即時顯示,實時監(jiān)測固件的運行狀態(tài)。針對這個需求,為JTAG調(diào)試工具開發(fā)了BIOS調(diào)試信息實時顯示功能。

        4.4.2 實時顯示調(diào)試信息

        BIOS調(diào)試信息的顯示是基于內(nèi)存讀取操作實現(xiàn)的。為實時顯示新的調(diào)試信息,軟件需要不斷的對調(diào)試信息內(nèi)存區(qū)域進(jìn)行查詢。在兩次查詢之間需要一定的時間間隔,這里設(shè)為100ms,對人的閱讀來說不會有感覺,也避免了因USB端口操作太過密集而占用過多的處理器資源。最初從調(diào)試信息內(nèi)存區(qū)域的起始地址開始查詢。若查詢到有新的調(diào)試信息,則連續(xù)向調(diào)試器發(fā)送內(nèi)存讀取指令,并在軟件的文本窗口中顯示新的調(diào)試信息,直到將新的調(diào)試信息全部讀取并顯示完畢,然后又從剩余的內(nèi)存空間起始地址處開始反復(fù)進(jìn)行間隔100ms的查詢。

        由于維護(hù)調(diào)試模塊的內(nèi)存讀取指令以128字節(jié)為單位且地址對界,因此每次讀取調(diào)試信息的操作所使用的地址必須是128字節(jié)對齊的,讀回的128字節(jié)數(shù)據(jù)中一般還包含原來的調(diào)試信息。所以判斷是否有新調(diào)試信息,需要記錄原調(diào)試信息最后一個字符在128字節(jié)中的偏移地址,在該偏移地址之后有新增的不為0數(shù)據(jù),才是新的調(diào)試信息。圖7是對BIOS調(diào)試信息進(jìn)行實時顯示的基本工作流程。

        圖7 BIOS調(diào)試信息顯示基本工作流程

        BIOS調(diào)試信息實時顯示功能的運行效果與通過串口輸出調(diào)試信息基本相同,實際上由于JTAG端口更高的工作頻率,比串口能更好地顯示大量快速更新的調(diào)試信息。

        5 結(jié)語

        本文基于開源JTAG調(diào)試器設(shè)計了申威421應(yīng)用系統(tǒng)JTAG調(diào)試工具,可以實現(xiàn)內(nèi)存讀寫、FLASH編程等必要的調(diào)試功能。該JTAG調(diào)試工具可以進(jìn)行JTAG鏈路性能測試,讓JTAG鏈路能夠工作在實際的最高性能下,同時還實現(xiàn)了一定程度的JTAG鏈路故障診斷功能,改善了JTAG鏈路故障難以調(diào)試的現(xiàn)狀。創(chuàng)新的調(diào)試指令執(zhí)行流程,通過延時周期預(yù)測及自適應(yīng)調(diào)整,大幅提高了調(diào)試操作的效率。由于硬件技術(shù)的開放,易于根據(jù)應(yīng)用需求擴(kuò)展功能,如BIOS調(diào)試信息的實時顯示等。通過設(shè)計申威421應(yīng)用系統(tǒng)JTAG調(diào)試工具,為國產(chǎn)處理器調(diào)試開發(fā)工具提供了很好的補(bǔ)充,參與到了建設(shè)國產(chǎn)處理器生態(tài)圈、提高處理器自主可控水平的進(jìn)程中。

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