馬姍姍,唐 威,劉 偉

(西安郵電大學(xué)電子工程學(xué)院,陜西 西安 710121)

低壓差線性穩(wěn)壓器(Low Dropout Regulator,LDO)是電源管理電路中很常見的電路。傳統(tǒng)的LDO結(jié)構(gòu)包括誤差放大器、功率管、反饋網(wǎng)絡(luò)和輸出電容[1]。LDO 采用外接微法級(jí)大電容用于快速瞬態(tài)響應(yīng)和頻率補(bǔ)償,實(shí)現(xiàn)整體電路的穩(wěn)定性[2-4]。

與傳統(tǒng)的LDO 相比,無片外電容LDO 節(jié)省了PCB 面積和組件的成本[5-6]。由于缺少片外電容,環(huán)路穩(wěn)定性和瞬態(tài)響應(yīng)被認(rèn)為是兩個(gè)最重要的指標(biāo)[6-8]。文獻(xiàn)[2]提出快速瞬態(tài)響應(yīng)高擺率的誤差放大器,利用高擺幅輸入緩沖器和局部共模反饋提升誤差放大器的性能,其過沖電壓的恢復(fù)時(shí)間最長(zhǎng)達(dá)到7 μs。文獻(xiàn)[3]提出了全片上集成快速瞬態(tài)響應(yīng)的線性穩(wěn)壓器,減小了因負(fù)載變化引起的輸出電壓的上沖和下沖電壓,采用輔助自適應(yīng)分布方法對(duì)輸出瞬態(tài)電流進(jìn)行調(diào)節(jié),但是最大負(fù)載電流只有10 mA。

隨著便攜式電子的發(fā)展,芯片的功能越來越多樣化,電路的分支不斷地增加,為了提供足夠的負(fù)載電流保證電路的正常工作,本文設(shè)計(jì)的無片外電容LDO最大負(fù)載電流可達(dá)300 mA,設(shè)計(jì)雙環(huán)路結(jié)構(gòu),提高環(huán)路增益的同時(shí)達(dá)到快速響應(yīng)輸出電壓變化的目的。

1 有電容型LDO 結(jié)構(gòu)

有片外電容的LDO 結(jié)構(gòu)如圖1 所示。EA 為運(yùn)算放大器,VIN為電源電壓,VOUT為輸出電壓,VREF為基準(zhǔn)電壓,VFB為反饋電壓,MP為功率管,Ro1為運(yùn)算放大器的輸出阻抗,CP為功率管柵極電容,RF1、RF2為反饋電阻網(wǎng)絡(luò),COUT為外接電容,RESR為外接電容的等效串聯(lián)電阻,RL為負(fù)載電阻。

圖1 有電容型LDO 結(jié)構(gòu)Fig.1 The structure of LDO with off-chip capacitance

有電容LDO 通過外接電容及RESR補(bǔ)償功率管柵極極點(diǎn),實(shí)現(xiàn)環(huán)路的穩(wěn)定性,通過對(duì)外接電容充放電實(shí)現(xiàn)較好的瞬態(tài)響應(yīng)性能。但外接電容不僅導(dǎo)致面積增大[9],同時(shí)還會(huì)增加成本。

2 無電容型LDO 設(shè)計(jì)

對(duì)于無片外電容LDO,沒有了外接的負(fù)載電容,會(huì)在負(fù)載跳變時(shí)產(chǎn)生大的過沖電壓,影響LDO 內(nèi)部環(huán)路穩(wěn)定,因此無片外電容LDO 通常將低頻主極點(diǎn)設(shè)定在穩(wěn)壓器內(nèi)部[10-11],但需要增加額外的電路提高瞬態(tài)響應(yīng)性能[3]。

2.1 主環(huán)路系統(tǒng)架構(gòu)

主環(huán)路的系統(tǒng)架構(gòu)如圖2 所示,電路中有兩個(gè)環(huán)路,主環(huán)路是輸出利用電阻分壓反饋到運(yùn)放的正向輸入端,高增益的運(yùn)放保證了輸出電壓的精度;瞬態(tài)響應(yīng)環(huán)路將輸出作為共柵級(jí)的輸入,通過調(diào)節(jié)功率管的柵極提高瞬態(tài)響應(yīng)性能。

圖2 主環(huán)路系統(tǒng)架構(gòu)Fig.2 The system architecture of the main loop

2.2 主環(huán)路電路設(shè)計(jì)

本文設(shè)計(jì)的環(huán)路如圖3 所示,EA1表示折疊式共源共柵放大器,M1、M2分別為第2 級(jí)、第3 級(jí)放大器,I1、I2為電流源,CL為輸出寄生電容。EA1輸出接大電容C1,與EA1的輸出阻抗共同作用產(chǎn)生低頻極點(diǎn),并將此作為主極點(diǎn)。

圖3 主環(huán)路電路結(jié)構(gòu)Fig.3 The circuit structure of the main loop

(1)頻率穩(wěn)定性

電路中由EA1、M1、M2、Mp構(gòu)成主環(huán)路,輸出端經(jīng)反饋電阻網(wǎng)絡(luò)分壓反饋到EA1的負(fù)向端,EA1的正向端為基準(zhǔn)電壓。該環(huán)路中的極點(diǎn)包括EA1輸出端極點(diǎn)P1、功率管柵端極點(diǎn)P2和輸出端極點(diǎn)P3。

主環(huán)路的開環(huán)傳輸函數(shù)為:

式中:roEA1為EA1的輸出阻抗。

式中:roI2為電流源I2的阻抗;CG_P為MP的柵極寄生電容。

式中:Roeq=(RF1+RF2)‖RL;CD_P為MP的漏極寄生電容。在重載時(shí)輸出極點(diǎn)可以表示為:

此時(shí)的負(fù)載電阻很小,使輸出極點(diǎn)處于高頻。

在設(shè)計(jì)中,EA1采用折疊式共源共柵結(jié)構(gòu)得到較高的輸出阻抗,且輸出接一個(gè)較大的對(duì)地電容,使得EA1的輸出極點(diǎn)處于較低的頻率,即EA1的輸出極點(diǎn)P1作為主極點(diǎn),且只有P1在單位帶寬內(nèi),此時(shí)可得到單位增益帶寬:

式中:A為主環(huán)路的開環(huán)增益。因?yàn)橹鳂O點(diǎn)的輸出阻抗和電容都較大,使P1處于較低的頻率,導(dǎo)致帶寬較窄。并且主環(huán)路在空載時(shí)輸出極點(diǎn)會(huì)向低頻移動(dòng),導(dǎo)致頻率穩(wěn)定性變差。但因?yàn)榄h(huán)路的帶寬較窄,可以通過選擇合適的參數(shù)將功率管柵極極點(diǎn)P2和輸出極點(diǎn)P3推至單位帶寬外,實(shí)現(xiàn)環(huán)路的穩(wěn)定性。

(2)瞬態(tài)響應(yīng)

瞬態(tài)響應(yīng)的性能可以通過過沖電壓和響應(yīng)時(shí)間來衡量[12],表達(dá)式分別如式(7)和式(8)[6,13]:

式中:ΔVOUT為過沖電壓;ΔIOUT為負(fù)載電流的變化量;t為響應(yīng)時(shí)間;BW 為環(huán)路帶寬;ISR為功率管柵極的驅(qū)動(dòng)電流。由式(7)和式(8)可得出,增大帶寬和ISR可以減小響應(yīng)時(shí)間,進(jìn)而減小過沖電壓。對(duì)于無片外電容的LDO,由于沒有大電容存儲(chǔ)電荷,所以比含片外電容LDO 負(fù)載瞬態(tài)響應(yīng)特性差[14]。

在圖3 中,LDO 通過主環(huán)路得到較高的增益,提高了輸出精度,但是帶寬較窄,瞬態(tài)響應(yīng)較差。因此設(shè)計(jì)將輸出作為第二級(jí)放大器的源極輸入,當(dāng)負(fù)載突變時(shí)能快速響應(yīng)輸出電壓,并通過環(huán)路控制減小輸出電壓的上沖和下沖。當(dāng)負(fù)載從輕載跳變到重載時(shí),VOUT產(chǎn)生下沖,因?yàn)镸1的源極連接VOUT,影響M1的漏端電壓下降,M2的漏端電壓也下降,即功率管MP的柵壓下降,通過功率管將VOUT電壓拉高穩(wěn)定。同理,當(dāng)負(fù)載從輕載跳變到重載時(shí),通過同樣的過程將VOUT拉低。同時(shí)又增加一路放電通路抑制VOUT上沖,以更好地實(shí)現(xiàn)瞬態(tài)響應(yīng)。即當(dāng)負(fù)載從重載跳變到輕載時(shí),VOUT產(chǎn)生上沖,M1的源端電壓升高,引起M3的柵壓升高,M3的漏壓下降,最終將VOUT電壓拉低穩(wěn)定。

3 結(jié)果與討論

3.1 仿真結(jié)果

利用Cadence 仿真工具,仿真驗(yàn)證了不同負(fù)載下環(huán)路穩(wěn)定性和負(fù)載瞬態(tài)響應(yīng)。

圖4 為環(huán)路穩(wěn)定性的仿真結(jié)果,分別為負(fù)載0,100 和300 mA 的增益曲線及相位曲線,外接100 nF 電容。其帶寬約為1.77 kHz,相位裕度約為88.7°。

圖4 不同負(fù)載下環(huán)路穩(wěn)定性仿真Fig.4 Simulation of loop stability under different loads

圖5 為快速瞬態(tài)響應(yīng)環(huán)路的穩(wěn)定性仿真,分別為負(fù)載0,100 和300 mA 的增益曲線及相位曲線。其帶寬最小約為1.2 MHz,可滿足快速的響應(yīng)時(shí)間。

圖5 快速瞬態(tài)響應(yīng)環(huán)路穩(wěn)定性仿真Fig.5 Stability simulation of fast transient response loop

圖6 為在TT、FF、SS 工藝角下的負(fù)載瞬態(tài)響應(yīng)仿真結(jié)果。無外接電容,負(fù)載在1 μs 內(nèi)從0 mA 到300 mA 之間的跳變,其中TT 工藝角下的下沖與上沖電壓分別為68 mV 和74 mV,下沖與上沖恢復(fù)時(shí)間分別為1 μs 和1.2 μs。同時(shí)輸出響應(yīng)曲線無振鈴現(xiàn)象,表明環(huán)路具有較高的相位裕度。

圖6 不同工藝角下負(fù)載瞬態(tài)響應(yīng)Fig.6 Load transient response under different PVT

表1 為本文與其他文獻(xiàn)LDO 的性能參數(shù)對(duì)比。

表1 與其他文獻(xiàn)LDO 的性能對(duì)比Tab.1 Performance of the LDO comparison with other literatures

由表1 可知,本文的最大負(fù)載電流可達(dá)到300 mA,上沖和下沖電壓都較優(yōu),且過沖電壓最快在1 μs時(shí)間內(nèi)恢復(fù)穩(wěn)定,具有較好的瞬態(tài)響應(yīng)。

3.2 電路版圖

電路基于5 V 0.35 μm CMOS 工藝設(shè)計(jì),圖7 為電路版圖,其尺寸為608 μm×575 μm。

圖7 電路版圖Fig.7 Layout of the proposed circuit

3.3 測(cè)試結(jié)果

圖8 為負(fù)載瞬態(tài)響應(yīng)的測(cè)試結(jié)果。無外接電容的情況下,負(fù)載1 μs 內(nèi)在0～300 mA 之間跳變,下沖電壓約為67 mV,上沖電壓約為72.5 mV。

圖8 負(fù)載瞬態(tài)響應(yīng)測(cè)試結(jié)果Fig.8 The test results of load transient response

4 結(jié)論

本文設(shè)計(jì)了一款最大負(fù)載為300 mA 的無電容型LDO。采用雙環(huán)路結(jié)構(gòu)使主環(huán)路得到了較高的增益和較好的相位裕度。設(shè)計(jì)了快速響應(yīng)環(huán)路,當(dāng)負(fù)載突變時(shí)能夠快速穩(wěn)定輸出電壓,從而改善了LDO 的瞬態(tài)特性。通過仿真及測(cè)試驗(yàn)證:環(huán)路增益約為74.6 dB,相位裕度約為88.7°,負(fù)載跳變時(shí)輸出、過沖電壓小于75 mV。