袁偉星，曾燕萍，張 琦，張春平

（中科芯集成電路有限公司，江蘇無錫214072）

1 引言

微系統(tǒng)技術融合了微電子、微機電和微光電技術，通過系統(tǒng)架構和軟件算法，將多個具有不同功能的有源元件與無源組件，以及MEMS、光學器件等集成于同一封裝體，構成一體化軟、硬件多功能集成，采用微納制造及微集成工藝實現(xiàn)系統(tǒng)結構的微納尺度化，朝著高密度、小型化、低功耗、高可靠性、高效率的方向演進[1-2]。微系統(tǒng)封裝主要基于集成電路工藝方法的進步，發(fā)展趨勢即系統(tǒng)級封裝（SiP）技術，它主要通過中道及后道工藝實現(xiàn)，即通過對流片回來的芯片進行再布線（RDL）以及先進封裝技術實現(xiàn)系統(tǒng)集成[3-4]。

高功率SiP采用晶圓級封裝技術，包含大量微米級尺度的微凸點、硅通孔（TSV）等，是一種典型的多尺度復雜結構，且集成度的不斷提高使SiP功率密度增大，導致封裝中熱管理問題愈發(fā)突出，開發(fā)快速準確的熱仿真技術、實現(xiàn)有效增進SiP散熱效能是封裝設計中不可忽視的一部分[5]。衛(wèi)三娟[6]采用串并聯(lián)熱阻思路，利用能量守恒法將微凸點與底填料等效為等效塊，從而得出等效熱導率。戈長麗[7]基于熱阻網絡的TSV單元等效，在等效單元面內熱導率計算時采用并聯(lián)導熱通路，求得等效熱導率。文獻[8-9]采用等效熱導率研究方法，合理簡化模型同時顯著降低計算資源消耗，大大提高了有限元仿真效率。

本文綜合文獻[6-7]的等效思路，將等效熱阻網絡運用于微凸點單元，在等效單元面內熱導率上采用串并聯(lián)思路，從而提取微凸點等效熱導率，合理簡化SiP熱模型并進行誤差分析，為后續(xù)SiP散熱優(yōu)化提供指導思路。

2 等效理論

針對微組件底部微凸點與底填料的多尺度情況，基于熱阻網絡的等效熱導率計算，采用各向異性的均勻立方塊代替大量微凸點和底填料，微凸點等效原理如圖1所示。該等效熱導率理論計算核心方法是：基于一維傅里葉導熱定律和串并聯(lián)電阻公式，得到單個周期單元等效熱阻網絡，再反推得到整個結構的等效熱導率。

圖1 微凸點等效原理

2.1 y方向等效熱導率計算

對于y方向，在微凸點單元上表面施加一個均勻熱流Qy（如圖2所示），單元四周為絕熱邊界，則熱流Qy全部沿著y方向傳導，得到微凸點單元的并聯(lián)熱阻網絡，熱阻等效模型如圖2(b)所示。

圖2 y方向等效熱導率計算模型

基于一維傅里葉導熱定律和并聯(lián)電阻公式，有：

將部件投影面積用參數(shù)p、d、h代替，因此等效單元y方向的熱導率ky為：

其中，Rs、Ru和Ry分別為微凸點熱阻、底填料熱阻和等效單元y方向熱阻，ks、ku為微凸點、底填料材料熱導率，As、Au和Ay為微凸點、底填料和等效單元在y方向的投影面積，d為微凸點直徑，p、h為微凸點節(jié)距、高度。

2.2 x-z方向等效熱導率計算

微凸點單元面內熱導率相同，只需得到x方向的等效熱導率。根據微凸點單元的對稱性，取x方向單元的一半進行分析，微凸點單元側視圖如圖3(a)所示。將模型分為A、B部分，其中A部分只含底填料，B部分含底填料和微凸點，得到整體的串并聯(lián)熱阻網絡，等效熱阻模型如圖3(b)所示。

圖3 x方向等效熱導率計算模型

同理，有方程：

因此等效單元x-z方向的熱導率kx為：

由式（3）、（5）可以得出，微凸點單元等效熱導率的變化取決于微凸點單元組成材料熱導率和微凸點節(jié)距與直徑。

3 有限元模擬

采用三維建模軟件ANSYS/SpaceClaim建立仿真模型，基于Workbench平臺中Icepak軟件進行熱仿真，其中建模與熱仿真流程如圖4所示。

圖4 建模與熱仿真流程

3.1 熱建模

高功率SiP采用陶瓷雙腔封裝，內部集成DDR微組件、DSP微組件、時鐘驅動器和342顆阻容，主要器件尺寸參數(shù)如表1所示，其中DDR微組件為TSV互連的四層堆疊結構，DSP微組件為DSP裸芯片采用RDL互連，最終SiP封裝形式為CCGA1489，尺寸為45 mm×45 mm×9.59 mm。因DDR微組件和DSP微組件內含有大量微米級尺度的微凸點，建立熱模型時將微凸點與底填料簡化成相同尺寸的等效塊，基于微凸點等效后的SiP三維模型如圖5所示。

圖5 SiP三維模型

表1 封裝主要器件尺寸、數(shù)量與功耗參數(shù)

3.2 布線層導入

將三維模型轉化為Icepak可識別對象，根據仿真精度和研究目的要求，需在熱模型內導入基板、RDL層的布線過孔信息。利用Siwave軟件導出布線層文件，在Icepak內將EDA模型文件導入至相應位置，完成布線過孔導入的SiP模型如圖6所示。

圖6 SiP模型導入布線過孔

3.3 網格劃分

網格質量好壞決定了求解計算精度及是否可以收斂，網格數(shù)量多少決定了計算資源與計算時間。因SiP模型復雜，網格劃分采用層次化分析方法，主要思路為：先局部后整體，先進行微組件和單器件網格劃分，再進行整體劃分。在JEDEC機箱內采用非連續(xù)性、非結構化網格對仿真模型進行仿真劃分，計算得到整體網格單元數(shù)為3173463，節(jié)點數(shù)為3527406，最小面對齊率為0.53，滿足計算要求。

3.4 材料與方法

仿真中SiP總功耗為90.6 W，熱源芯片功耗參數(shù)見表1，Bump等效塊熱導率和其他封裝材料參數(shù)如表2所示。假設周圍環(huán)境溫度為25℃，仿真SiP在JEDEC機箱內自然對流下的溫度分布，打開自然對流和輻射換熱，設置重力參數(shù)為-9.8 m/s2。

表2 CCGA封裝的材料參數(shù)

3.5 熱仿真結果與誤差分析

圖7 為常溫下基于Bump等效SiP自然散熱內部主要組件的溫度云圖，由整體可以看出上腔DSP微組件功耗較大且為主要熱源區(qū)，但最高溫度出現(xiàn)在下腔CLK芯片上，主要是CLK芯片熱流密度達44.5 W/cm2，散熱路徑為上蓋板通路，造成通路上的局部溫度集中；焊柱和基板溫度有所下降，遠離基板中心位置的焊柱邊界區(qū)域溫度最低。圖8為常溫下精確SiP模型自然散熱切面溫度云圖，表3為等效SiP與精確SiP仿真計算時間，已知誤差λ和效率η計算公式為：

表3 等效模型與精確模型計算時間對比

圖8 精確SiP模型主要組件溫度云圖

其中T′max、Tmax為等效SiP、精確SiP溫度最高值，tequ、tacc為同溫度下等效SiP、精確SiP仿真計算時間。由式（6）、（7）定量分析可知，基于Bump等效SiP最高溫度值與精確模型最高溫度值誤差為7.6%，滿足熱仿真精度需求，同時使計算時間節(jié)約了58 %，大大提高了仿真效率。文獻[7]中求解TSV精確模型與等效模型時，計算總效率提高了66.7 %，但其精確模型較為簡單，本文SiP建模及求解復雜程度較高，為復雜SiP熱仿真提供更為全面的數(shù)據支撐。硅芯片失效溫度為175℃，考慮到仿真誤差，將芯片結溫控制在160℃以內，圖7結果顯示SiP整體發(fā)熱過高，因此需對SiP系統(tǒng)進行輔助散熱設計，將溫度控制在允許范圍內。

圖7 基于Bump等效SiP主要組件溫度云圖

4 散熱優(yōu)化設計

按以下3種方案對基于Bump的高功率SiP進行輔助散熱優(yōu)化：

①在SiP上蓋板添加叉翅散熱器（85.4 mm×85.4 mm×30.4 mm），主要是讓SiP產生的熱量通過散熱器快速傳導并釋放出去；

②在方案①的基礎上進行強迫風冷，假設風速為3 m/s，通過流體與SiP器件進行熱量交換，從而對SiP進行散熱；

③在SiP上蓋板設計單相微通道熱管結構（50 mm×50 mm×4 mm），單通道截面尺寸為0.5 mm×3 mm，微通道內液冷水為環(huán)境溫度，流速為0.2 m/s。

圖9 (a)、（b）、(c)分別為SiP在方案①、②、③下的切面溫度云圖分布，可知方案①能使SiP最高溫度降低41.7%左右，方案②的散熱能力遠超于方案①，方案③散熱能力略優(yōu)于方案②，主要原因是：（1）液冷表面?zhèn)鳠嵯禂?shù)高于強迫風冷，自然對流表面?zhèn)鳠嵯禂?shù)小于強迫風冷；（2）SiP下腔芯片主要散熱通道為上蓋板，易于下腔形成局部溫度集中。不同散熱方案下基于Bump等效SiP最高溫度如圖10所示，SiP內最高溫度值隨著表面?zhèn)鳠嵯禂?shù)的增大而減小，方案②、③能使SiP最高溫度保持在160℃以內，此時SiP無溫度失效風險。

圖9 不同散熱方案下基于Bump等效SiP切面溫度云圖

圖10 不同散熱方案下基于Bump等效SiP最高溫度

5 結論

本文基于等效理論方法，將多尺度SiP封裝結構簡化成含等效熱導率塊的三維結構熱模型，該方法有效簡化SiP內存在的大量微凸點，快速獲得封裝結構溫度場分布結果，與精確封裝結構熱仿真相比效率提高了58%，同時仿真誤差為7.6%，保證了仿真精確度。在等效SiP熱模型進行RDL、基板層導入布線過孔信息，是提高仿真精度的手段。對比SiP 3種散熱優(yōu)化設計方案，可知微通道液冷熱沉散熱效果最佳，后續(xù)可設計不同微通道結構，解決大功耗SiP散熱需求。本文的分析方法對今后多尺度大功耗SiP熱仿真及散熱優(yōu)化具有一定的指導意義。