陳力穎 ，羅 奎 ，王 浩 ，劉宏偉 ，呂英杰

（1.天津工業(yè)大學 電子與信息工程學院，天津 300387；2.天津工業(yè)大學 天津市光電檢測技術與系統(tǒng)重點實驗室，天津 300 387；3.天津鵬翔華夏科技有限公司，天津 300450）

隨著集成電路制造工藝水平的提高，芯片的集成度越來越高，在芯片性能大幅提升、面積持續(xù)縮小的同時，低功耗設計成為無法回避的難題[1]。過高的功耗會降低芯片的性能和可靠性，額外增加芯片的封裝成本，所以低功耗設計一直是芯片設計的主要方向[2]。在數字芯片的低功耗物理設計中，時鐘信號是整個芯片中翻轉頻率最高、驅動負載最大和傳輸距離最遠的信號[3]，時鐘網絡功耗通常能占到芯片總功耗的30%~40%。所以，時鐘樹設計是低功耗物理設計的主要方向之一。好的時鐘樹設計是建立在合理的布局結果之上的，所以本文在布局和時鐘樹綜合兩個方面進行低功耗設計，在布局階段采用SAIF 文件進行低功耗的協同優(yōu)化，并在布局結果基礎上，通過手動干預時鐘單元擺放來減小緩沖單元插入的方式進行低功耗時鐘樹設計[4]。

本文以一個應用于低功耗物聯網（IoT）領域的微控制單元（MCU）設計為例。設計采用臺積電（TSMC）55 nm 工藝，芯片面積為2.13 mm ×2.22 mm，芯片規(guī)模約為300 萬門，包含89 個宏單元，最高頻率為120 MHz，借助新一代Innovus 布局布線工具，在傳統(tǒng)低功耗物理設計流程基礎上，研究新的低功耗設計方法。

1 MCU 低功耗物理設計

隨著數字集成電路工藝制程的演進，對芯片功耗的要求越來越高[5]。MCU 低功耗設計可以分為3 個部分：第1 部分是系統(tǒng)與架構級的低功耗設計，比如多電壓域設計技術、電源關斷技術、動態(tài)電壓頻率調節(jié)（DVFS）技術等[6]；第2 部分是RTL 編碼和邏輯綜合的低功耗設計，比如門控時鐘和操作數隔離技術等[7]；第3 部分是數字電路在物理設計階段的低功耗設計，主要是基于門級電路的低功耗設計，比如多閾值電壓和多溝道長度標準單元庫的選用、多位寄存器優(yōu)化、翻轉率負載協同優(yōu)化、低功耗時鐘樹設計等[8]。本文主要是在物理設計過程中進行低功耗的設計。完整的物理設計流程從布圖規(guī)劃（floorplan）、布局（placement）、時鐘樹綜合（clock tree synthesis）、布線（route）到靜態(tài)時序分析（static timing analysis）與物理驗證（physical veri-fication）。時鐘樹功耗、處理器（CPU）和存儲器功耗占了芯片總功耗的絕大部分[9]，而CPU 功耗及存儲器功耗取決于芯片的整體布局，所以在布局和時鐘樹綜合階段進行低功耗設計能最大程度地降低功耗。

數字電路的總功耗可表示為：

式中：第1 個乘積項為開關功耗，由電路翻轉對外部負載CL充放電產生的功耗；第2 個乘積項為短路功耗，為電路NMOS 和PMOS 同時導通形成的短路電流Ipeak產生的功耗，這兩項為電路工作時產生的功耗，稱為動態(tài)功耗，動態(tài)功耗往往能占到芯片總功耗的80%左右；第3 項為泄漏功耗，為晶體管的溝道、柵極、襯底等非理想漏電流Ileakage產生的功耗，也稱靜態(tài)功耗；Tr為信號單位時間的翻轉次數，稱為翻轉率（toggle rate）；tsc為短路電流的產生時間，其值取決于輸入信號的靜態(tài)概率，靜態(tài)概率也稱信號的占空比。所以數字電路功耗的計算跟電路的開關行為（switching activity）有關，即信號的翻轉率和靜態(tài)概率，在低功耗的物理設計中明確電路的開關行為是非常有必要的。

2 低功耗物理設計流程

低功耗設計需要在功耗和時序之間找到一個平衡點，即在時序能夠收斂的情況下，使功耗盡可能降低[10]。在標準單元擺放和時鐘樹設計完成后，標準單元的位置基本不會有大的改動，后續(xù)優(yōu)化過程中，為了不影響時序，一般不會大規(guī)模的修改時鐘線，所以芯片功耗一般不會有大的增加。本文在傳統(tǒng)物理設計流程基礎上，重點在布局和時鐘樹綜合階段進行低功耗設計。在布局階段采用翻轉率負載協同優(yōu)化的設計方法進行低功耗設計，并在布局之前將部分時鐘單元進行優(yōu)先手動擺放；在布局結果基礎上，通過手動干預時鐘單元擺放來降低緩沖單元插入的方法進行低功耗的時鐘樹設計。圖1 為本文低功耗設計的流程，布局前將SAIF 文件讀入，設置低功耗驅動命令，并進行部分時鐘單元的手動擺放，布局后結合傳統(tǒng)時鐘樹設計方法進行低功耗的時鐘樹設計。

圖1 功耗優(yōu)化流程Fig.1 Power consumption optimization process

3 布局階段的低功耗設計

3.1 SAIF 協同優(yōu)化

布局階段主要進行標準單元的擺放，本文在布局階段采用SAIF 翻轉率協同優(yōu)化的方式進行低功耗的設計。SAIF（switching activity inter change format）文件是一種記錄電路開關行為的內部交換格式文件，記錄了在某種工作場景下、一段時間內互連線和單元引腳上信號靜態(tài)概率和翻轉率的情況，由綜合后經仿真得到。開關行為（switching activity）指的是設計中翻轉率和靜態(tài)概率的情況。本文在布局階段利用Innovus 的功耗驅動優(yōu)化命令與SAIF 文件進行低功耗的協同優(yōu)化，將SAIF 文件在標準單元布局之前通過如下命令讀入：

read_activity_file -format SAIF $inputSAIF -scope tbench/u_mcu/u_sys/verify_env/dut

并在布局階段進行如下的功耗驅動優(yōu)化設置：

setOptMode-powerEffort high

setPlaceMode-activity_power_driven true

setPlaceMode-activity_power_driven_effort high

SAIF 文件主要能起到兩個效果：一是提高功耗計算的準確性，得到更為準確的功耗值。不管是動態(tài)功耗還是靜態(tài)功耗的計算都與設計中信號翻轉率和靜態(tài)概率情況密切相關。二是結合功耗驅動命令進行功耗的協同優(yōu)化，布局布線工具會結合SAIF 文件中開關行為的情況，將翻轉率較高的時序單元進行聚攏配置，減小時序單元之間的配線長度，達到減小翻轉功耗的目的。在布局前讀入SAIF 文件要保證SAIF 中標注的開關行為覆蓋率（annotation coverage）達到90%以上才能達到良好效果，通過查看布局階段的log 文件，本設計中開關行為的覆蓋率達到了98.5%，滿足要求。

圖2 為SAIF 協同優(yōu)化配置前后分布，圖中黃色方框內為CPU 模塊的分布。由圖2 可以明顯看出，采用SAIF 協同優(yōu)化后，CPU 內核模塊翻轉率較高的D觸發(fā)器相比原來聚攏效果明顯，進而縮短了他們之間的布線長度，可以有效降低CPU 功耗，同時也有利于時序的收斂。結果表明，采用SAIF 文件進行協同優(yōu)化的方案，功耗比原來降低5.2%。

圖2 配置前后CPU 模塊分布Fig.2 Distribution of CPU module before and after configuration

3.2 SAIF 協同優(yōu)化+動態(tài)功耗優(yōu)化

SAIF 文件與低功耗命令的協同優(yōu)化雖然能起到降低功耗的作用，但功耗優(yōu)先的優(yōu)化模式促使布局布線工具大量的使用了小尺寸單元進行時序優(yōu)化，因為小尺寸優(yōu)化單元的驅動能力較低，布局布線工具會插入大量的低驅動能力單元進行優(yōu)化，使總體占有率增高，并最終導致時序的惡化，特別是建立時間總違例值變差。為了減小低驅動單元的大量使用，在布局階段進行動態(tài)功耗優(yōu)化的設定，讓布局布線工具在進行布局優(yōu)化時只進行動態(tài)功耗的優(yōu)化，進行如下命令的設置：

setOptMode-leakageToDynamicRatio 0

圖3 為兩種優(yōu)化方法和傳統(tǒng)布局在插入的優(yōu)化單元數量上的對比，優(yōu)化單元包括緩沖器（buffer）和反相器（inverter），優(yōu)化單元的驅動能力處于X02 到X90 之間。

圖3 優(yōu)化后驅動單元使用數量對比Fig.3 Comparison of driving cell number after optimization

由圖3 可以看出，采用SAIF 的協同優(yōu)化后，在布局階段插入的低驅動能力單元數量與傳統(tǒng)布局相比大幅增加，這是導致時序惡化的主要原因。而在SAIF協同優(yōu)化的基礎上進行動態(tài)功耗優(yōu)化后，低驅動單元的使用數量相比采用SAIF 協同優(yōu)化明顯降低。低驅動單元的使用數量降低，能使布局階段整體的占有率降低，一定程度上能夠遏制時序的惡化。

3.3 布局后結果對比

表1 為布局階段2 種組合優(yōu)化方式與傳統(tǒng)布局的結果對比。

表1 布局后結果對比Tab.1 Comparison of results after placement

由表1 可以看出，采用基于SAIF 的協同優(yōu)化和動態(tài)功耗優(yōu)化（Dynamic）組合的總功耗比原來削減了9.4%，建立時序（setup）最差違例值從-6.021 優(yōu)化為-0.880。由此說明，在布局階段功耗得到了優(yōu)化的同時，時序也得到了優(yōu)化，這種優(yōu)化方案在布局階段起到的效果最好。

4 時鐘樹綜合階段的低功耗設計

時鐘網絡功耗通常能占到芯片總功耗的30%~40%，所以時鐘樹設計往往是低功耗物理設計的重要內容[11]。時鐘樹綜合（CTS）就是建立一個合理的時鐘網絡，使時鐘信號傳遞到每一個時序器件的延遲盡可能一致，做到時鐘樹的盡可能平齊。為了實現時鐘結構的平齊，工具會插入大量緩沖器（buffer）和反相器（inverter）進行平衡，大量buffer 和inverter 的插入會導致功耗的惡化[12]，所以低功耗的時鐘樹設計往往以降低緩沖單元的插入為目標。緩沖器在CTS 階段主要起到兩種作用：一種是為了平衡延遲；另一種是為了驅動負載[13]。所以，本文在布局階段的低功耗設計基礎上，在減少平衡緩沖器和驅動緩沖器兩個方向上進行低功耗的時鐘樹設計。

4.1 傳統(tǒng)時鐘樹設計方法

傳統(tǒng)時鐘樹設計方法有：

（1）分析時鐘結構，設計合理的時鐘樹方案[14]。

（2）根據時鐘樹方案，編寫時鐘樹設計規(guī)范文件（clock spec），包括定義時鐘根節(jié)點（root pin）和一些需要特殊處理的時鐘節(jié)點，設置合理的時鐘偏斜（clock skew）、轉換時間（transition）、最大扇出值（max fanout）等[15]。Innovus 的CCOPT 引擎會根據該文件進行時鐘樹構建。

（3）指定緩沖單元、反相器和門控時鐘單元的使用類型和大小。緩沖單元和反相器一般避免使用過大或過小尺寸的單元，多使用時鐘緩沖器（CLKBUF）和反相器（CLKINV），這種類型單元的上升渡越時間和下降渡越時間基本一致，帶來的延遲誤差更小。門控時鐘則盡可能使用小尺寸單元。

（4）設定時鐘樹的布線層，一般選用電阻電容較小的金屬層，為了提高可靠性，多使用雙孔（double cut）布線[16]。

（5）設定時鐘布線的非默認規(guī)則（non-default rules），目的是為了減小時鐘樹電阻和耦合電容，避免串擾（crosstalk）的影響[17]。

4.2 低功耗設計方法

本文在Innovus 的CCOPT 引擎下，結合傳統(tǒng)時鐘樹設計方法，采用一種新的低功耗時鐘樹設計方案，在布局之前將一些關鍵路徑上的時鐘單元進行手動擺放，在降低功耗的同時優(yōu)化時序。本文采用了如下3種方法：

（1）時鐘相關模塊設置region 的物理約束，將其與時鐘振蕩器進行鄰近配置，目的是為了盡量減小平衡緩沖器的插入。region 的物理約束能將模塊內的標準單元約束在指定的區(qū)域內進行擺放，設置合理的模塊利用率，讓非該模塊內的標準單元也能在該區(qū)域進行擺放，不至于影響整體的布局效果[18]。表2 為進行配置的模塊。

表2 物理約束的設置對象Tab.2 Settings objects for physical constraint

（2）在時鐘模塊與鄰近配置的前提下，依次進行部分時鐘單元的手動插入，確保距離時鐘振蕩器足夠近，盡可能地減小平衡緩沖器的插入。根據時鐘結構，在時鐘根節(jié)點進行分級。從時鐘源（主振蕩器HOCO等）到CPG 模塊內的時鐘選擇器的路徑定義為第0 級CTS 電路；從時鐘選擇器到時鐘分頻電路定義為第1級CTS 電路；從時鐘分頻電路到時鐘葉節(jié)點（clock leaf）定義為第2 級CTS 電路。采用的方法是在布局之前將第1 級起點的時鐘選擇器和第2 級起點的時鐘分頻電路單元，用命令從振蕩器旁開始依次進行提前擺放，再以DEF 格式文件將其輸出，在布局前進行讀入，提高設計的可重復性。時鐘單元手動擺放的命令如下：

placeInstancecspf/sysp /vc_and_stop_selclkm4stp 562.30 458.40-fixed

（3）對第 1 段 CTS 電路的部分扇出（fanout）進行手動分割，減少多余驅動緩沖器的插入，避免時鐘結構的冗余。與門selclk 后原本有21 個扇出，在傳統(tǒng)CTS 設計下，工具進行了多余分割，導致了6 個多余緩沖器的插入。CTS 階段設定的最大扇出（max fanout）為24，發(fā)現一個buffer 完全可以驅動21 個扇出，所以在CTS 之前進行手動分割，并對相應時鐘線設置don′t touch 屬性，確保CTS 階段工具不會插入多余buffer 或者重新進行分割。

4.3 時鐘樹綜合結果對比

時鐘樹的低功耗設計是將部分時鐘單元進行手動擺放以優(yōu)化時鐘結構，避免性能冗余[19]，盡可能少地插入緩沖單元和反相器，來達到降低時鐘功耗和優(yōu)化時序的目的[20]。表3 為時鐘結構上插入的緩沖器和反相器數量對比，由表3 可知，與傳統(tǒng)CTS 相比，手動配置CTS 時時鐘樹上插入的緩沖器單元和反相器數量分別降低了17.2%和22.2%。

表3 時鐘緩沖器優(yōu)化結果對比Tab.3 Comparison of clock buffer optimization results

表4 為本文采用的時鐘樹低功耗設計與傳統(tǒng)CTS的功耗對比。由表4 可知，通過時鐘單元的手動配置，時鐘功耗下降為原來的73.1%，芯片總功耗下降為原來的86.2%，達到了明顯降低功耗的效果。

表4 功耗結果對比Tab.4 Comparison of power consumption

表5、表6 為本文在時鐘樹綜合后進行一遍時序優(yōu)化后的時序結果對比。

由表5 可以看到，setup 的違例條數從112 降為14，總的違例值從-38.793 降為-1.154。由表6 可以看到，hold 的違例條數從445 降為177，總的違例值從-45.36 降為-3.42。由此說明，本文的時鐘樹設計對時序的優(yōu)化效果明顯，違例值的改善大大減輕了后續(xù)的邏輯優(yōu)化，縮短了設計周期，使整體的占有率降低，從而降低了整體功耗。

表5 建立時間結果對比Tab.5 Comparison of setup timing

表6 保持時間結果對比Tab.6 Comparison of hold timing

5 結 論

本設計借助新一代布局布線工具Innovus，在傳統(tǒng)MCU 物理設計流程基礎上進行功耗優(yōu)化，包括基于SAIF 文件協同優(yōu)化的低功耗布局設計，并在布局結果基礎上，進行手動配置部分時鐘單元的低功耗時鐘樹設計。本文通過在布局和時鐘樹綜合2 個階段進行低功耗設計，能夠達到優(yōu)化功耗和時序的效果，縮短了設計周期，結果表明：

（1）在布局階段，芯片功耗降為原來的90.6%，建立時間的最差違例值由-6.021 優(yōu)化為-0.880；

（2）時鐘樹綜合階段，功耗優(yōu)化的效果明顯，時鐘功耗降為原來的73.1%。時序得到改善，建立時間違例的總條數降為原來的12.5%，總違例值降為原來的3.0%，保持時間的違例總條數降為原來的39.8%，總違例值降為原來的7.5%。