張 州

(黑龍江生態(tài)工程職業(yè)學(xué)院 智能裝備學(xué)院，黑龍江 哈爾濱 150025)

數(shù)字集成電路測試系統(tǒng)中有對微型處理器的測試。半導(dǎo)體儲存電路的測試以及其他類型的電路測試。在測試的過程中可以依靠測試系統(tǒng)器材的功能和相關(guān)的測試配置，以及相關(guān)的腳本電子電路對測試電路進(jìn)行合理科學(xué)的配置測試[1]。為了在降低成本的同時提高測試質(zhì)量，提出了可測性設(shè)計(jì)?？蓽y試性是指在設(shè)計(jì)階段加入功能設(shè)計(jì)以外的邏輯，用以支撐后續(xù)芯片的生產(chǎn)測試。其中可測性設(shè)計(jì)中關(guān)鍵的一項(xiàng)低成本測試技術(shù)是內(nèi)建自測試，指系統(tǒng)和設(shè)備能夠自行準(zhǔn)確、及時地確定系統(tǒng)和待測設(shè)備工作的狀態(tài)能否工作，工作性能是異常還是正常，并將其電路內(nèi)部故障隔離的一種特性?？蓽y試性是集成電路或設(shè)備自身的一種設(shè)計(jì)特性，描述測試集成電路時測試信息獲取的難易程度的表征[2]。在滿足且保證芯片可以運(yùn)行正常功能的基礎(chǔ)上，通過加入有效的測試電路在被測電路中，使芯片的測試時間與測試難度有效降低，從而使其成本也隨之降低?？蓽y性所指的并不是產(chǎn)品可不可測，而是指產(chǎn)品測試難易與否[3]。

1 研究內(nèi)容

采用內(nèi)建自測試的方法進(jìn)行測試研究，通過此方法對仿真結(jié)果進(jìn)行分析和比對，從而驗(yàn)證設(shè)計(jì)的可行性。本文主要設(shè)計(jì)5階LFSR線性反饋移位寄存器。此移位寄存器結(jié)構(gòu)簡單，運(yùn)行速度快，其結(jié)構(gòu)分為內(nèi)接型(IE)和外接型(EE)。通過設(shè)計(jì)5階EE型基于原多項(xiàng)式線性反饋移位寄存器，并利用ModelSim仿真軟件完成仿真測試，從而驗(yàn)證其是否可生成M序列，對比可生成偽隨機(jī)序列的寄存器與可生成M序列的硬件結(jié)構(gòu)，來驗(yàn)證原多項(xiàng)式及其互補(bǔ)多項(xiàng)式均可生成M序列。

2 線性反饋移位寄存器的技術(shù)問題

2.1 VLSI測試技術(shù)

VLSI測試是確保由合成設(shè)計(jì)制造的物理設(shè)備沒有制造缺陷的一個步驟。要保證產(chǎn)品無缺陷，不僅僅是看測試技術(shù)是否成熟、測試裝置是否有效，而且還涉及到電路和系統(tǒng)的設(shè)計(jì)、模擬和驗(yàn)證、制造等諸多過程，只有將集成電路的所有步驟中的問題都變小并解決才能保證產(chǎn)品的質(zhì)量[4]。所以即便集成電路測試技術(shù)在集成電路的生產(chǎn)制造過程中有著重要且不可忽視的地位，但其他步驟也尤為關(guān)鍵，相比之下測試問題還是重中之重。測試集成電路不僅要測試電路的質(zhì)量，還要縮短芯片的測試時間來提升效率，還要以合理的方式來降低成本，所以集成電路測試技術(shù)己經(jīng)成為集成電路領(lǐng)域的研究重點(diǎn)[5]。在電路中加入可測試性設(shè)計(jì)功能結(jié)構(gòu)齊全的電路來測試集成電路是否存在故障缺陷?？蓽y試性設(shè)計(jì)(Design For Testability,DFT)針對芯片測試中出現(xiàn)的問題，尋求解決方案，這是測試芯片中的一個極為重要的環(huán)節(jié)[6]。

2.2 測試故障模型

集成電路在生產(chǎn)制造過程中，很可能由于外來的因素導(dǎo)致部分芯片產(chǎn)生物理缺陷(Defect)。外界環(huán)境就是一個很大的因素。由于外界環(huán)境不夠純凈或者電路的密封泄露，很容易使集成電路表面摻雜垃圾、雜質(zhì)，即生產(chǎn)的硬件與預(yù)期設(shè)計(jì)之間存在差異，比如說寄生晶體管。這種晶體管是一種半導(dǎo)體，它將各種小的晶體管組合在一起合并成一個電器元件，它自身帶有電容，在高頻的條件下，由于寄生晶體管的數(shù)量之多，晶體管之間會相互影響，使電路的運(yùn)行速度變慢，從而也對電路本身造成了不必要的能量損失[7]。這些類似的問題有很多。這些缺陷不僅會對電路造成影響，還會引起系統(tǒng)運(yùn)行出錯，進(jìn)而導(dǎo)致系統(tǒng)失效(Failure)。針對這些缺陷，通常將其抽象建模成故障模型(Fault Model)來表示。在檢測故障模型的過程中，會有一些常見的故障問題，包括固定故障(Stunk-at Fault,SAF)、跳變故障(Transition Fault,TF)和時延故障(DelayFault, DF)等。其中固定故障是在集成電路中表現(xiàn)得最為廣泛的一種，它是一種門級故障模型，常用的是單固定故障(Single Stuck-at Fault,SSA)，將邏輯門固定在邏輯0或者邏輯1，邏輯狀態(tài)不發(fā)生變化。

2.3 邊界掃描測試

邊界掃描測試方法在集成電路領(lǐng)域格外受到關(guān)注。簡單地說，邊界掃描就如同電腦掃描病毒一樣，對計(jì)算機(jī)內(nèi)部的各個文件進(jìn)行檢測，把報(bào)告發(fā)送給我們。邊界掃描測試技術(shù)與之幾乎相同，是對整個系統(tǒng)內(nèi)容進(jìn)行掃描并得到信息反饋,從而驗(yàn)證測試的準(zhǔn)確性來獲取測試結(jié)果。它是把掃描路徑法擴(kuò)展到整個集成電路板級或系統(tǒng)級，通過對整個電路的掃描反饋來對電路進(jìn)行檢測。邊界掃描電路有兩點(diǎn)好處：一是有助于對整個集成電路系統(tǒng)的故障進(jìn)行定位，找到問題所在，并且能通過掃描來測試路徑是否順暢，檢測芯片與芯片之間引腳的鏈接是否完好，提高了芯片的檢測速度；二是可以將預(yù)先設(shè)定好的程序檢測功能內(nèi)置好，通過邊界掃描測試方法來使整個集成電路芯片完成特定的功能測試，使整個系統(tǒng)變得更加靈活可控[8]?；谶吔鐠呙柙O(shè)計(jì)法所涉及到的元器件，與外部進(jìn)行串行通信交換信息，允許測試指令及相關(guān)的測試數(shù)據(jù)串行送給元器件，然后通過元器件，從元器件中串行讀出測試指令的執(zhí)行結(jié)果來完成測試，這就是邊界掃描的含義。

圖1 邊界掃描測試基本結(jié)構(gòu)[9]

3 線性反饋移位寄存器的設(shè)計(jì)

3.1 內(nèi)建自測試技術(shù)

關(guān)于線性反饋移位寄存器的設(shè)計(jì)與仿真所用的主要測試方法就是內(nèi)建自測試的測試方法。內(nèi)建自測試方法是可測性設(shè)計(jì)中的非常實(shí)用且好用的一種方法。內(nèi)建自測試(BIST)就是在電路導(dǎo)入一個特殊的設(shè)計(jì)好的結(jié)構(gòu)，在電路里測試生成、施加、分析和測試電路。以上的一系列操作都可以在電路本身內(nèi)部完成，相對而言內(nèi)建自測試是一種比較自動的測試方式。測試不僅要節(jié)約成本，還要節(jié)約測試的時間。這種測試方式在電路中導(dǎo)入一個結(jié)構(gòu)，其實(shí)并不是一種損耗和浪費(fèi)，而是既節(jié)省了人力又節(jié)省了時間，可謂是低成本、高效率的一種測試方法。在測試序列生成的過程中，有很多種測試方法，比如下文所提及到的偽隨機(jī)測試。偽隨機(jī)測試是通過線性反饋移位寄存器LFSR來實(shí)現(xiàn)的。(BIST)內(nèi)建自測試的測試方法按照并發(fā)和非并發(fā)的方向可分為兩類：一類是在線BIST，另一類是離線BIST。在線測試指的是測試與電路的正常操作同時進(jìn)行。在線測試有一定的優(yōu)點(diǎn)，這種測試方法常用在電路空閑時，在故障測試診斷過程中可以隨時中斷，電路的正常功能也可以重新正常開始，不影響電路的正常使用，隨測隨停。鑒于這一特性，這種在線BIST測試的方式常用在編碼和比較電路中。離線BIST指的是使電路退出原來的工作狀態(tài)，保持離線，再對電路進(jìn)行測試。與在線BIST不同，離線BIST涉及的是基于被測電路結(jié)構(gòu)描述的測試，通常測試的生成都以線性反饋移位寄存器的形式表現(xiàn)出來。它不在電路的正常功能條件下進(jìn)行，但可以采用在系統(tǒng)級、板級和芯片級測試，也可以在制造現(xiàn)場進(jìn)行操作級測試，這種測試方式不能測試實(shí)時故障[10]。BIST基本結(jié)構(gòu)如圖2所示。

圖2 BIST結(jié)構(gòu)

總體來說，內(nèi)建自測試正如它的名字一樣在電路內(nèi)部，通過運(yùn)用合理的可測試性設(shè)計(jì)的方式，使得待測電路具有自測試能力，完成電路自測的過程。這種測試方式極為方便，只需要對可控結(jié)構(gòu)的設(shè)計(jì)與導(dǎo)入，便可以得出測試所需的結(jié)果，整個過程都是電路在自行完成，為測試節(jié)約了大量的時間[11]。

3.2 偽隨機(jī)序列

如果一個序列，一方面它是可以預(yù)先確定的，一方面它又具有某種隨機(jī)序列的隨機(jī)特性，我們便稱這種序列為偽隨機(jī)序列。

3.2.1 同余偽隨機(jī)序列

生成偽隨機(jī)序列通常采用兩種方法，第一種方法采用復(fù)現(xiàn)關(guān)系：

Xk=AXk-1+B(模為M) (k=1,2,3…)

(公式1)

這里X0>0，A>0，B≥0，M>X0，M>A，M>B。如果選擇合適值，使得M=rm，則可寫為：

Xk=AXk-1+B(模為rm) (k=1,2,3…)

(公式2)

3.2.2 M序列

一個n級線性反饋移存器的輸出序列具有周期性，周期p≤2n-1。對于任意一個m階的線性反饋移位寄存器，根據(jù)本原多項(xiàng)式C0X0+C1X1+C2X2+…+CiXi的系數(shù)Ci(i=1,2,3，…，m)，連接異或門反饋所形成的偽隨機(jī)序列發(fā)生電路，均可生成最大長度為(2m-1)的序列，稱之為M序列[12]。對于一個多項(xiàng)式φ(x) (n方)，只有滿足下述條件方可產(chǎn)生M序列：

(1)φ(x)不可再進(jìn)行因式分解;

(2)φ(x)可整除xq-1,q=2n-1;

(3)φ(x)除不盡xp-1,p>q。

3.3 仿真結(jié)果及驗(yàn)證

LFSR多用于提供偽隨機(jī)數(shù)(pseudo-random)、偽噪聲(pseudo-noise)、快速數(shù)字計(jì)數(shù)(fast digital oounters)、灰數(shù)(whitening)等一系列似是隨機(jī)的二進(jìn)制序列，實(shí)質(zhì)上它具有一定的規(guī)則且與初始狀態(tài)(又稱種子)和反饋函數(shù)密切相關(guān)，掌握這一規(guī)律就可以根據(jù)前一個狀態(tài)值來推算出后期的序列值。

圖3 EE型LFSR

本文研究內(nèi)容就是基于5階原多項(xiàng)式設(shè)計(jì)的LFSR線性反饋移位寄存器發(fā)生器，根據(jù)多項(xiàng)式1+x2+x5和1+x2+x3+x5+x16寫出的Verilog語言程序。

圖4 五階外接型LFSR結(jié)構(gòu)圖

為了使得所設(shè)計(jì)的LFSR能夠正常工作，需要通過控制端的操作，對齊進(jìn)行種子向量的初始化，在LFSR的Verilog代碼設(shè)計(jì)中就是對線性反饋移位寄存器進(jìn)行RST的賦值。

由程序可知，此本原多項(xiàng)式可寫為1+x2+x5，由圖5、圖6可以看出，周期為310ns，周期為(25-1)×10ns。鑒于篇幅有限，仿真數(shù)據(jù)量較大，本文只對關(guān)鍵時間節(jié)點(diǎn)的仿真結(jié)果進(jìn)行截圖?？梢缘贸龌诒驹囗?xiàng)式的線性反饋移位寄存器結(jié)構(gòu)，驗(yàn)證其可以生成M序列。由圖5可知在5ns的時刻，LFSR被初始化，種子向量為10000，然后依次按所設(shè)計(jì)的結(jié)構(gòu)生成測試序列；在405ns，時鐘的上升沿再次出現(xiàn)向量10000。由以上仿真數(shù)據(jù)可見，測試向量出現(xiàn)了周期性。

圖5 5階EE型LFSR仿真結(jié)果

圖6 5階EE型LFSR仿真結(jié)果

4 結(jié)語

通過本文的設(shè)計(jì)，我們了解可測性設(shè)計(jì)的發(fā)展與前景，也深刻認(rèn)識了BIST測試的重要性，并掌握線性反饋移位寄存器的數(shù)學(xué)模型。通過用Verilog語言設(shè)計(jì)5階LFSR并利用ModelSim軟件進(jìn)行仿真，設(shè)計(jì)基于本原多項(xiàng)式的線性反饋移位寄存器結(jié)構(gòu)，驗(yàn)證其可以生成M序列，可生成偽隨機(jī)序列的寄存器與可生成M序列的硬件結(jié)構(gòu)相同。驗(yàn)證了本原多項(xiàng)式及其互補(bǔ)多項(xiàng)式均可生成M序列，通過仿真結(jié)果驗(yàn)證EE型結(jié)構(gòu)并沒有影響M序列的生成。也用基于非本原多項(xiàng)式的LFSR結(jié)構(gòu)驗(yàn)證了非本原多項(xiàng)式<2n-1,并非M序列。