高巍，謝芳，蔣榮堃，楊昊，王曉華，呂余青

(1.北京理工大學 信息與電子學院，北京 100081； 2.中國船舶集團有限公司第八研究院，江蘇，南京 210000)

在雷達自動檢測系統(tǒng)中，恒虛警率(constant false alarm rate，CFAR)處理是一種提供自適應檢測門限的信號處理技術[1-4].經(jīng)典的CFAR處理分為兩類，即均值類(mean level，ML)CFAR和有序統(tǒng)計類(ordered statistics，OS)CFAR[5].單元平均(cell-averaging，CA)CFAR[6-7]是最早提出的CFAR方法，在均勻雜波背景環(huán)境下具有優(yōu)異的檢測性能，但在非均勻雜波背景環(huán)境下，檢測概率大大降低.為了提高非均勻雜波背景和多目標背景下的檢測性能，后來陸續(xù)出現(xiàn)了最大選擇(greatest of，GO)CFAR[8]、最小選擇(smallest of，SO)CFAR[9]和OS-CFAR.

CFAR處理工程化的傳統(tǒng)方法通常是在DSP平臺上實現(xiàn)的[10]，但是由于FPGA處理速度高和并行處理結構的特點[11]，使其成為實現(xiàn)CFAR檢測器更好的選擇.趙冰等[12]介紹了GO-CFAR在FPGA上實現(xiàn)的過程和結果，證明了利用FPGA實現(xiàn)CFAR檢測的優(yōu)勢；Cumplido R等[13]在FPGA上實現(xiàn)了一維ML CFAR檢測器，支持CA-CFAR、GO-CFAR和SO-CFAR，參考單元數(shù)為32，保護單元數(shù)為8；Perez-andrade R等[14]設計了基于FIFO的線性排序器在FPGA上實現(xiàn)了OS-CFAR；Sana S等[15]提出了兼顧CA-CFAR、OS-CFAR、剔除平均(trimmed-mean，TM)CFAR的硬件實現(xiàn)結構，參考單元為24.

以上CFAR檢測器均在同一維度(即距離維或多普勒維)對目標進行檢測，參考信息較為單一，且檢測器參數(shù)固定或局部可配.本文提出一種基于FPGA的二維雙向CFAR處理器.該處理器同時考慮距離維和多普勒維的檢測結果，檢測誤差降低.該處理器支持包括CA-CFAR、GO-CFAR、SO-CFAR、有序統(tǒng)計平均(ordered statistic cell averaging，OSCA)CFAR[16]、有序統(tǒng)計選大(ordered statistic greatest of，OSGO)CFAR[17]、有序統(tǒng)計選小(ordered statistic smallest of，OSSO)CFAR[17]等6種檢測算法可選.同時，它還支持參考單元數(shù)量、保護單元數(shù)量、排序值、門限因子可配置，結構靈活，適用于多種雜波背景環(huán)境.

1 算法模型

本文實現(xiàn)的二維雙向CFAR處理器結構涉及了CA-CFAR、GO-CFAR、SO-CFAR、OSCA-CFAR、OSGO-CFAR和OSSO-CFAR等6種檢測算法，如圖1所示.

圖1 不同的檢測算法示意圖Fig.1 Schematic diagram of different detection algorithms

圖中D為待檢單元，其兩側(cè)的陰影部分為保護單元，目的是為了防止待檢單元的能量泄露到參考窗，導致檢測門限有誤，影響檢測結果.yi、xi為前后窗參考單元的采樣值，前后窗的長度均為n.前后窗雜波功率的均值估計值為YML、XML，排序估計值為YOS、XOS.利用上述6種檢測算法可以得到雜波背景估計值Z.待檢單元D與門限閾值通過如式(1)的判決準則判斷待檢單元是否存在目標.

(1)

式中:H0為待檢單元不存在目標;H1為待檢單元存在目標.

對處于邊界的待檢單元，為了防止信號突變影響CFAR有效檢測，當前窗或后窗不完整時，用參考窗內(nèi)剩余有效單元的均值對殘缺參考窗進行補充，即

(2)

式中m為參考窗內(nèi)有效單元的數(shù)量.

2 硬件結構

本文的目的是基于6種一維CFAR檢測算法在FPGA上設計與實現(xiàn)能夠?qū)走_距離-多普勒二維數(shù)據(jù)進行檢測的二維雙向CFAR處理器.該二維CFAR處理器由控制模塊和檢測模塊組成，其結構如圖2所示.

圖2 二維CFAR雙向處理器硬件結構Fig.2 Two-dimensional CFAR bidirectional processor hardware structure

2.1 控制模塊

圖中控制模塊包括RAM、FIFO、參數(shù)寄存器組、篩選排序模塊、讀控制模塊和目標緩存模塊.RAM深度為16 384，F(xiàn)IFO深度為1 024.假設在外部存儲設備DDR中緩存的一幀距離-多普勒雷達數(shù)據(jù)尺寸為D×W，參考單元數(shù)量為N，保護單元數(shù)量為P.在控制模塊對DDR進行行讀取(列讀取)時，雷達數(shù)據(jù)存入RAM以便后續(xù)檢測.當W(D)<16 384，該行(列)數(shù)據(jù)一次完全讀取和檢測，檢測結果準確.當W(D)>16 384，該行(列)數(shù)據(jù)分批次讀取和檢測，每次檢測結果中最后(N+P)/2個點由于RAM存儲深度的原因使得檢測門限由邊界處理的方法得到，誤差較大，因此每次讀取將最后N+P個點存入FIFO，在下一次檢測時先輸入FIFO內(nèi)的數(shù)據(jù)，再輸入RAM里的數(shù)據(jù).RAM+FIFO的設計可以保證對大尺寸雷達回波數(shù)據(jù)的有效檢測且存儲量較小，節(jié)省硬件資源.參數(shù)寄存器組對輸入的有效參數(shù)進行鎖存，在控制信號觸發(fā)下對檢測模塊生效.可配置參數(shù)包括前窗檢測器、后窗檢測器、檢測方法、參考單元數(shù)量、保護單元數(shù)量、排序值k和門限因子.各參數(shù)的可配置范圍如表1所示.檢測器和檢測方法的嵌套支持6種檢測算法的實現(xiàn).

門限因子設計為16位定點無符號數(shù)，包括8位整數(shù)和8位小數(shù).篩選排序模塊用于處理檢測結果，一方面是篩除重復的列地址，另一方面是對列地址按照從小到大的順序重新排序.在讀控制模塊中，順序列地址尋址比亂序列地址尋址速度更快.目標緩存模塊主要由寄存器組成，其目的是將檢測結果的相對地址轉(zhuǎn)化為絕對地址.

表1 可配置參數(shù)范圍

2.2 檢測模塊

檢測模塊由多路選擇器、均值計算模塊、排序計算模塊、檢測方法模塊、乘法器和比較器組成.在均值計算模塊中，輸入數(shù)據(jù)通過流水加法和減法得到前窗累加值，在移位寄存器中延時N/2+P個周期得到后窗累加值.兩者分別除以對應的有效參考單元數(shù)量，即可算出前窗均值和后窗均值.排序計算模塊的設計使用了比較器和寄存器.前窗參考單元通過N/2級流水比較得到從小到大的有序值，根據(jù)排序值k選出前窗排序值，同樣通過移位寄存器的延時得到后窗排序值.移位寄存器的設計使均值計算模塊和排序計算模塊減少了一半的運算量[18]，提高了檢測效率.如圖2所示，det信號控制前窗、后窗檢測器的選擇.該信號取決于參考單元數(shù)量和前、后窗檢測器的參數(shù)配置.假設參考窗內(nèi)實際參考單元數(shù)量為n，當n=N，det信號與配置參數(shù)一致.檢測方法模塊包括CA、GO和SO等3種檢測方法，由algo信號控制輸出其中一種計算結果作為雜波背景估計值z.之后，z與門限因子α經(jīng)過12級流水乘法計算得到門限估計值T.待檢單元CUT在移位寄存器中延時后與對應的門限估計值T進行比較，比較結果為1，則表示該待檢單元存在目標，比較結果為0，則表示該待檢單元不存在目標.

2.3 處理器工作流程

控制模塊內(nèi)部設計了有限狀態(tài)機(finite state machine，F(xiàn)SM)[19]來控制處理器的工作流程.具體狀態(tài)跳轉(zhuǎn)流程如圖3所示.

圖3 處理器狀態(tài)跳轉(zhuǎn)框圖Fig.3 Processor state transition diagram

未啟動時，處理器處于空閑狀態(tài).啟動信號觸發(fā)，開始檢查和配置參數(shù)，參數(shù)錯誤則返回空閑狀態(tài)等待下一次啟動信號觸發(fā)，參數(shù)有效則進入數(shù)據(jù)讀取狀態(tài)，逐行對DDR進行讀取.讀取狀態(tài)結束，對數(shù)據(jù)進行算法檢測.當一次檢測結束，狀態(tài)機進入檢測結果處理狀態(tài).在該狀態(tài)，若檢測目標數(shù)量為0，返回空閑狀態(tài).若已檢測行數(shù)量小于二維數(shù)據(jù)深度，行地址信號有效，繼續(xù)對行數(shù)據(jù)進行讀取、算法檢測和保存檢測結果.若已檢測行數(shù)量等于二維數(shù)據(jù)深度，即行檢測結束，對檢測結果進行篩選排序，列地址信號有效，讀取目標列數(shù)據(jù)并進行算法檢測和保存檢測結果.當已檢測列數(shù)量等于目標列數(shù)量，地址信號無效，處理列檢測結果地址.列檢測結果處理結束，進入目標輸出狀態(tài).輸出目標功率、目標地址和目標數(shù)量.輸出完成，結束信號有效，返回空閑狀態(tài).

3 實現(xiàn)結果

基于實際工程應用需求以及滿足數(shù)據(jù)精度和不溢出的要求，該處理器中輸入數(shù)據(jù)為32位無符號定點整數(shù)，內(nèi)部處理數(shù)據(jù)設計為40位無符號定點數(shù)數(shù)，其中整數(shù)32位，小數(shù)8位.

設置FPGA芯片為Xilinx Kintex7 XC7K325T，在軟件Synplify Premier上對處理器進行綜合，資源使用結果如表2所示，邏輯單元使用量遠小于FPGA資源.綜合最大時鐘頻率為137 MHz，速度較快.

表2 資源使用情況

表中LUT(look up table)為查找表，BRAM為存儲單元，F(xiàn)F(flip flop)為寄存器.

利用Matlab生成雷達回波仿真數(shù)據(jù)對該二維CFAR處理器的性能進行測試.假設回波數(shù)據(jù)服從瑞利分布，尺寸為128×256，隨機設置5個目標點，信噪比為12 dB，虛警率為10-6.分別配置處理器的參數(shù)如下：參考單元數(shù)量為16，保護單元數(shù)量為1，門限因子為17.277 6，檢測算法選擇CA-CFAR.使用VCS進行仿真，其結果如圖4所示.

圖4 CA-CFAR仿真結果Fig.4 Simulation result of CA-CFAR

依此類推，針對6種檢測算法分別進行100次重復實驗，其中回波數(shù)據(jù)的設計考慮到了均勻和非均勻的混合環(huán)境，涵蓋均勻環(huán)境、多目標環(huán)境和雜波邊緣環(huán)境[20].除門限因子外，處理器參數(shù)配置與上述保持一致.門限因子的配置與選擇的檢測算法有關[1].排序值k取參考單元數(shù)量的3/4，即12，3/4為經(jīng)驗值.表3列出了不同的檢測算法對應的門限因子和檢測概率.表4給出了每種檢測算法在上述配置下的資源使用情況.

表3 不同檢測算法的檢測性能

表4 不同檢測算法的綜合結果

由表3可知，在信噪比為12 dB的條件下，6種檢測算法的檢測概率均在80%以上，其中SO-CFAR的檢測概率最高，為94%.相比之下，OS類的檢測算法檢測性能更穩(wěn)定.由表4可見，OS類的檢測算法比ML類的檢測算法使用了更多的查找表和寄存器，這是因為OS類的檢測算法在排序的過程中使用了大量的比較器和寄存器.

4 結 論

本文設計實現(xiàn)了一種基于FPGA硬件平臺的二維雙向CFAR處理器.該處理器支持6種檢測算法可選、支持參考單元數(shù)量、保護單元數(shù)量、排序值、門限因子等動態(tài)可配，適合在多種雜波環(huán)境中使用.該處理器通過控制模塊的設計將一維CFAR算法應用于二維檢測結構中，同時考慮了距離維和多普勒維的檢測信息，提高了檢測精準度.在雷達仿真數(shù)據(jù)信噪比設置為12 dB的實驗中，各檢測算法的檢測概率均在80%以上，檢測性能良好.該處理器綜合最大時鐘頻率可以達到137 MHz，邏輯資源使用量遠小于總體數(shù)量，滿足FPGA設計對速度和資源的要求.由實驗結果可知，該處理器滿足二維CFAR檢測的工程應用要求.