朱 筠，劉有耀，張 霞

（西安郵電大學(xué)電子工程學(xué)院，西安 710121）

0 引言

由于中國(guó)集成電路產(chǎn)業(yè)發(fā)展迅速，在集成電路產(chǎn)業(yè)帶動(dòng)下大量新興產(chǎn)業(yè)快速發(fā)展、壯大，需要大量的集成電路設(shè)計(jì)和集成系統(tǒng)專業(yè)領(lǐng)域人才，對(duì)現(xiàn)有教學(xué)體系和實(shí)踐平臺(tái)建設(shè)提出了更高要求，要能夠跟上最新產(chǎn)業(yè)的發(fā)展需求，才能培養(yǎng)出適合社會(huì)和企業(yè)需要的創(chuàng)新型人才［1-4］。

早在半個(gè)多世紀(jì)前就已經(jīng)有學(xué)者開始研究CMOS電路閂鎖效應(yīng)。近幾年，隨著集成電路制造工藝水平的提高及計(jì)算機(jī)輔助設(shè)計(jì)工具的發(fā)展，對(duì)閂鎖效應(yīng)的研究工作越來(lái)越深入，能更直觀全面的理解閂鎖現(xiàn)象［5-6］。到21世紀(jì)，特征尺寸已進(jìn)入亞微米級(jí)、甚至納米級(jí)，人們不僅需要高精度儀器對(duì)CMOS電路進(jìn)行定位、定量分析閂鎖效應(yīng)，更需要完善其理論，依靠計(jì)算機(jī)輔助工具預(yù)示出所設(shè)計(jì)的CMOS集成電路抗閂鎖能力的強(qiáng)弱。虛擬仿真實(shí)驗(yàn)技術(shù)的發(fā)展和應(yīng)用對(duì)閂鎖效應(yīng)的研究工作提供了堅(jiān)實(shí)的工具基礎(chǔ)［7-8］。

本文利用SILVACO TCAD軟件設(shè)計(jì)了CMOS電路閂鎖效應(yīng)的虛擬仿真實(shí)驗(yàn)，通過交互式工具和可視化輸出使學(xué)生對(duì)CMOS電路閂鎖效應(yīng)的發(fā)生及抑制有較全面和更直接的認(rèn)識(shí)，同時(shí)對(duì)以后CMOS電路的分析設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。

1 CMOS閂鎖效應(yīng)分析

閂鎖效應(yīng)［9-10］，是指CMOS 器件結(jié)構(gòu)中寄生的雙極晶體管（又稱寄生可控硅，簡(jiǎn)稱SCR）被觸發(fā)導(dǎo)通后，會(huì)在電源VDD與地（GND）之間形成低阻抗大電流通路，有可能導(dǎo)致器件無(wú)法正常工作，嚴(yán)重時(shí)會(huì)造成CMOS電路的永久性損毀，如圖1（a）所示。

圖1 CMOS電路中的閂鎖效應(yīng)

圖1（b）為發(fā)生閂鎖時(shí)電流電壓曲線圖，起初外加一個(gè)較小的電壓（U＜Utrig），SCR在高阻抗?fàn)顟B(tài)下流過VDD～GND的電流是非常小的。當(dāng)外加電壓不斷增加，增加到轉(zhuǎn)折電壓Utrig時(shí)，電壓值大于CMOS結(jié)構(gòu)中的反向偏置電壓，產(chǎn)生了一個(gè)反向擊穿電流，此電流流過阱（或襯底）中的寄生電阻Rn，使PNP管發(fā)射結(jié)正偏即Q2導(dǎo)通。繼而Q1（NPN管）也導(dǎo)通，打開再生反饋機(jī)制。在圖中這個(gè)過渡區(qū)域表示為負(fù)阻區(qū)，是不穩(wěn)定的。若Q1和Q2的電流增益乘積大于1，正反饋機(jī)制得以維持，電流會(huì)不斷增大，導(dǎo)致大電流從VDD～GND 流過，并鎖定在極小電壓［11-12］。

若產(chǎn)生的閂鎖電流不受限制，則可以燒壞CMOS電路；即使閂鎖電流是受限制的，CMOS電路沒有永久性損害的發(fā)生，但是由于VDD和GND之間存在一條低阻抗路徑，仍有導(dǎo)致電路故障的潛在危害。

2 閂鎖效應(yīng)仿真結(jié)構(gòu)搭建及仿真

2.1 搭建閂鎖效應(yīng)仿真結(jié)構(gòu)

本實(shí)驗(yàn)利用SILVACO TCAD軟件對(duì)CMOS電路中由于SCR產(chǎn)生的閂鎖效應(yīng)進(jìn)行虛擬仿真。如圖1（a）所示，雙阱CMOS 器件結(jié)構(gòu)p 阱（P-well）中的NMOS器件源極接GND，漏極接輸出端Output。當(dāng)橫向寄生的NPN管Q1導(dǎo)通時(shí)，首先是作為源極的N＋端被觸發(fā)，作為漏極的N＋端對(duì)Q1的影響可以忽略［8］。因此，在應(yīng)用ATHENA工藝仿真器進(jìn)行建模仿真時(shí)，對(duì)比圖2（a）略去NMOS器件中作為漏極的N＋端，只形成一個(gè)n＋摻雜區(qū)作為Q1的發(fā)射區(qū)，接電極Vs。

圖2 CMOS電路閂鎖效應(yīng)仿真結(jié)構(gòu)

同理，n阱（N-well）中的PMOS管源極接電源VDD，漏極接輸出端Output。對(duì)于縱向寄生PNP管Q2，作為源極的P＋端更易于觸發(fā)，作為漏極的P＋端對(duì)Q2的影響可以忽略。故搭建仿真結(jié)構(gòu)時(shí)略去PMOS管的漏極P＋端，只建立一個(gè)p＋摻雜區(qū)，作為Q2管的發(fā)射區(qū)，接電極Vd。并分別在P-well中摻雜形成p＋區(qū)接電極pw，N-well中摻雜形成n＋區(qū)接電極nw，得到如圖2（b）所示簡(jiǎn)化的CMOS電路閂鎖效應(yīng)仿真結(jié)構(gòu)，采用雙阱工藝，引出電極pw、Vs、Vd、nw，其中各部分摻雜及雜質(zhì)濃度設(shè)置如表1所示。

2.2 閂所效應(yīng)的觸發(fā)仿真

將ATHENA產(chǎn)生的CMOS結(jié)構(gòu)導(dǎo)入ATLAS器件仿真器，并設(shè)置材料類型、模型參數(shù)、及載流子的壽命。電子壽命或空穴壽命的大小均會(huì)影響寄生SCR的電流增益，并同時(shí)考慮碰撞電離效應(yīng)，具體參數(shù)設(shè)置見表2。

表1 ATHENA搭建的閂鎖仿真結(jié)構(gòu)各部分摻雜參數(shù)

表2 ATLAS仿真時(shí)設(shè)置的模型及參數(shù)

仿真時(shí)，當(dāng)存在正常脈沖偏置電壓時(shí)，閂鎖效應(yīng)被觸發(fā)，剛開始時(shí)電流會(huì)緩慢增大；當(dāng)電壓大于轉(zhuǎn)折電壓后，電流增大幅度逐漸減??；但在快結(jié)束時(shí)電流又急劇增大，電流電壓特性曲線如圖1（b）所示。

圖3給出了CMOS器件在加有偏置電壓后的瞬態(tài)仿真，圖中的INITIAL、INTERMEDIATE及FINAL分別為器件在觸發(fā)前、觸發(fā)中、以及觸發(fā)后3種狀態(tài)下的襯底電勢(shì)及電流分布情況。

圖3 觸發(fā)閂鎖時(shí)CMOS器件襯底電勢(shì)分布圖

INITIAL反映了剛加有偏置電壓時(shí)襯底電勢(shì)情況，由于在nw和Vd上加有正偏壓（0～5 V），故N-well區(qū)域的電位最高，顏色表現(xiàn)為紅色；而P-well區(qū)域電位最低為紫色。

INTERMEDIATE是觸發(fā)3 ps后襯底的電勢(shì)變化，并同時(shí)標(biāo)識(shí)出了襯底中的位移電流線。脈沖電壓的上升沿和下降沿，會(huì)在襯底和負(fù)載之間產(chǎn)生一定的電壓差，從而在襯底中產(chǎn)生位移電流。當(dāng)CMOS器件被閂鎖觸發(fā)后，從Vd到Vs之間會(huì)有明顯的電流流過，由兩個(gè)區(qū)域的電勢(shì)顏色可明顯看出，N-well區(qū)域的電勢(shì)降低，而P-well區(qū)域的電勢(shì)明顯上升。

FINAL是閂鎖觸發(fā)后1ns時(shí)的襯底電勢(shì)情況，閂鎖效應(yīng)發(fā)生后會(huì)改變器件襯底電勢(shì)的分布情況，P-well區(qū)域電壓從5 V減小至4 V左右（顏色由最初的紅色變?yōu)樽罱K的黃色），N-well區(qū)域的電壓則從0增大到2 V左右（顏色從紫色變?yōu)樗{(lán)色和綠色）。

若閂鎖效應(yīng)不發(fā)生，器件應(yīng)該在短暫的觸發(fā)后回到初始狀態(tài)，也就是說圖3中FINAL和INITIAL的瞬態(tài)仿真應(yīng)該相似，但事實(shí)上，圖3中FINAL和INITIAL明顯不同，這就是由閂鎖效應(yīng)所導(dǎo)致的。

3 抗閂鎖結(jié)構(gòu)的仿真

研究分析閂鎖效應(yīng)的產(chǎn)生及觸發(fā)，是為了能夠更好的避免閂鎖效應(yīng)的發(fā)生。CMOS電路中的閂鎖效應(yīng)是由寄生的NPN管和PNP管同時(shí)導(dǎo)通引起的，只要不滿足產(chǎn)生閂鎖的條件，就可以避免閂鎖效應(yīng)的發(fā)生。比如，若能使兩個(gè)寄生晶體管放大增益的乘積小于1，則無(wú)法形成正反饋回路，兩個(gè)晶體管無(wú)法同時(shí)導(dǎo)通，閂鎖就可以防止。通過集成電路工藝技術(shù)及版圖設(shè)計(jì)可以實(shí)現(xiàn)抑制閂鎖效應(yīng)的發(fā)生。本實(shí)驗(yàn)選取3種常用抗閂鎖結(jié)構(gòu)［13-15］，設(shè)計(jì)其仿真結(jié)構(gòu)并觀察其閂鎖觸發(fā)的瞬態(tài)仿真結(jié)果。

3.1 深槽隔離結(jié)構(gòu)

在CMOS 器件中P-well、N-well有源區(qū)的中間制作一個(gè)深的絕緣槽體，增大寄生晶體管的基區(qū)寬度，可以降低橫向NPN管的增益，削弱PNPN的放電路徑，能有效抑制閂鎖效應(yīng)的觸發(fā)。如圖4（a）、（b）所示，實(shí)驗(yàn)中選擇絕緣體材料Si3N4填充深槽，槽的深度至少應(yīng)大于阱的深度，才能起到抑制閂鎖的作用。且槽深越大，抑制閂鎖的能力越強(qiáng)、抑制效果越好。

3.2 保護(hù)環(huán)Guardring結(jié)構(gòu)

分別在P-well區(qū)域和N-well區(qū)域內(nèi)注入p＋摻雜區(qū)和n＋摻雜區(qū)作為多子保護(hù)環(huán)，搭建帶有保護(hù)環(huán)的CMOS結(jié)構(gòu)，如圖4（d）、（e）所示。在襯底或阱中多子會(huì)形成電阻壓降，或在注入到寄生晶體管的基區(qū)前就已經(jīng)被保護(hù)環(huán)收集，因此，多子保護(hù)環(huán)短路了原本流向電極pw的電流，降低了多子電流在襯底上產(chǎn)生的電壓降。相當(dāng)于給原來(lái)的寄生電阻Rp并聯(lián)一個(gè)阻值更小的電阻且連接到地，有效減小寄生電阻的阻值，防止形成閂鎖。

3.3 絕緣體上硅技術(shù)（Silicon On Insulator，SOI）

SOI技術(shù)常采用3層夾心結(jié)構(gòu)，最上層為制造器件的半導(dǎo)體薄層，中間層為用于隔離器件與襯底的隱埋氧化層，最下層為襯底硅，如圖4（g）、（h）所示。SOI CMOS結(jié)構(gòu)中加入隱埋氧化層后，增大了襯底的電阻阻抗，電子不會(huì)傳輸?shù)较聦舆M(jìn)行遷移，電子束或電子本身的遷移速度增快，提高了整體CMOS電路的運(yùn)行速度，芯片的集成度更高，功耗更低，有效改善整個(gè)芯片的電性能。由于氧化層阻斷了寄生晶體管的正反饋路徑的形成，從根本上避免了閂鎖的形成。

圖4 抗閂鎖結(jié)構(gòu)的仿真結(jié)果

由圖4（c）、（f）、（i）顯示的瞬態(tài)仿真截圖看出，這3種抗閂鎖結(jié)構(gòu)在觸發(fā)的前、中、后3個(gè)狀態(tài)中襯底電勢(shì)分布幾乎是一樣的。證明了帶有Si3N4深槽隔離結(jié)構(gòu)、Guardring結(jié)構(gòu)、以及SOI CMOS結(jié)構(gòu)均可以有效地抑制閂鎖效應(yīng)的觸發(fā)，使得的FINAL和INITIAL是相似的。

抗閂鎖效應(yīng)的方法較多，有時(shí)候可以聯(lián)合使用兩種或幾種抗閂鎖措施。學(xué)生可在此實(shí)驗(yàn)的基礎(chǔ)上，查詢相關(guān)資料后選取合適的抗閂鎖結(jié)構(gòu)進(jìn)行仿真，以幫助學(xué)生更深刻的理解CMOS閂鎖觸發(fā)條件及抑制方法。

4 結(jié)語(yǔ)

本文利用SILVACO TCAD軟件設(shè)計(jì)了CMOS閂鎖效應(yīng)虛擬仿真實(shí)驗(yàn)，通過分析其觸發(fā)條件及觸發(fā)時(shí)刻襯底電流及電勢(shì)分布情況，給出了常用3種抗閂鎖結(jié)構(gòu)的瞬態(tài)觸發(fā)仿真結(jié)果。在課堂教學(xué)中充分利用虛擬仿真軟件的強(qiáng)大功能，通過具體設(shè)置仿真結(jié)構(gòu)和器件參數(shù)，以及可視化的圖形界面，使原本抽象的觸發(fā)過程變得具體形象，加深學(xué)生對(duì)理論知識(shí)的理解，把剛剛學(xué)到的理論知識(shí)利用計(jì)算機(jī)仿真形象化的再現(xiàn)出來(lái)，極大地激發(fā)了學(xué)生的學(xué)習(xí)熱情和積極性，獲得良好教學(xué)效果。