程亮亮，路 璐，章志威

(1.合肥師范學院 電子信息與電氣工程學院，安徽 合肥 230601；2.合肥工業(yè)大學 繼續(xù)教育學院，安徽 合肥 230009)

隨著“互聯網+”“智能制造2025”“人工智能2.0”等國家重大戰(zhàn)略的發(fā)布，傳統(tǒng)工科專業(yè)迎來新的機遇和挑戰(zhàn)[1]。為應對新一輪科技革命，促進產業(yè)發(fā)展，2017年以來，教育部積極推進“新工科”建設。作為電子信息技術發(fā)展的重要推動力量，從廣義上說，EDA技術包含所有輔助完成電子設計的自動化工具及軟件，如用于電子線路設計的Protel/Altium Designer軟件、單片機仿真的Proteus軟件、電子電路仿真用的Pspice或Multisim等軟件。本文所講的“EDA”課程主要指以PLD(可編程邏輯器件)為基礎的電子系統(tǒng)設計課程，是合肥師范學院電子信息工程和通信工程專業(yè)的專業(yè)必修課，也可作為其他相關專業(yè)的專業(yè)選修課，一般在本科三年級開設，其先修課程是“模擬電子技術”“數字電子技術”“電子線路設計”“C語言程序設計”等。

PLD包括FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)，前者性能更為強大，在高速數據采集、接口擴展、邏輯粘合、高精度電機控制等領域應用廣泛。與采用串行執(zhí)行指令機制的MCU(單片微控制器，簡稱單片機)、DSP(數字信號處理器)等器件相比，FPGA采用基于硬件的并行處理機制，在信號處理速度上具有顯著優(yōu)勢。其工作原理相當于使用鉛筆在一張空白紙張上自由設計，并可局部或整體擦除重畫。隨著5G通信、人工智能、大數據等技術的發(fā)展，對數據處理速度的要求相比以前有了數量級提升。在“互聯網+”時代，原本在線下完成的業(yè)務紛紛搬移到線上進行，這對網絡傳輸帶寬及后臺服務器處理能力提出挑戰(zhàn)。提供云服務產品的阿里巴巴、百度、騰訊等互聯網企業(yè)采用FPGA進行硬件加速，以提升數據處理速度。Intel公司收購Altera，將后者FPGA與CPU深度融合，組成異構芯片，以應對日益增長的市場需求。

1 課程研究現狀

1.1 教學內容

“EDA”課程一般包括理論講解和實踐環(huán)節(jié)兩部分。按照學校目前執(zhí)行的教學大綱，該課程總學時為48學時，理論部分為32學時，實驗部分為16學時。由于實驗部分只占總課時的三分之一，操作練習頻次不夠，使得學生對EDA綜合調試工具如Quartus軟件的操作熟練度偏低，例如當程序出現“Warning”警告甚至“Error”錯誤時不能正確處理，容易產生“知難而退”心理。

1.2 實踐方式

當前教學的實踐環(huán)節(jié)以Quartus軟件仿真為主，缺少基于實驗箱或開發(fā)板的操作練習。學生按照實驗內容輸入程序并綜合通過后，只能從軟件內置的仿真界面查看運行結果。如七段顯示譯碼器實驗項目，在軟件界面輸入波形激勵文件后，軟件自動輸出數碼管段碼、位碼信號時序圖后即表示實驗完成，缺乏直觀的實物展示和動態(tài)變化效果。

1.3 考核方式

設計合理的課程考核能夠促進教學質量的提高[2]，但傳統(tǒng)的考核內容主要側重教材理論知識[3]。當前教學考核平時成績占50%，依據考勤、作業(yè)情況給分，考試成績同樣占50%，對學生操作熟練度進行考核計分。由于考試題目源于課本知識點，學生為應付考試，采取短期復習、死記硬背等方式記住常用的程序，不能深入理解程序的邏輯[2-4]，如十進制加法計數器稍作修改即可實現八進制減法計數器，因此，無法鍛煉學生的創(chuàng)造水平。

2 課程改革途徑

2.1 教學內容適當調整

與“單片機原理”“電子線路設計”及“Matlab及其在工程中的應用”等課程相似，“EDA”課程是一門實踐性、應用性很強的課程，通過動手設計、調試一個個BUG，從而解決一個具體問題是最有效的學習方式。然而，電子信息類專業(yè)課程較多，增加學時數并不實際，因此，可通過以下多種方式鼓勵、引導學生增加實踐練習時間：(1)借鑒翻轉課堂模式，學生課前通過中國大學MOOC(慕課)等網站進行理論學習，掌握“EDA”課程的硬件描述語言基礎知識，如變量/信號的定義、程序結構等。課下教師引導學生進行在線學習，并在課上解答疑問，重點講解難點部分，從而節(jié)省了有限的課堂時間。教師可適當縮減簡單理論知識的講解，增加FPGA的具體實例演示和解析，提高學生興趣。(2)以賽促學，激發(fā)學生學習興趣[5]，每年的電子類競賽較多，如FPGA應用創(chuàng)新大賽、單片機與嵌入式系統(tǒng)應用技能競賽、電子設計大賽、物聯網應用技能大賽、挑戰(zhàn)杯等比賽均可用FPGA進行設計，安徽省機器人大賽——單片機與嵌入式系統(tǒng)競賽的C類平臺要求采用FPGA進行設計實現，針對性較強。(3)目前在畢業(yè)設計選題上單片機相關課題較多，基于FPGA設計的題目很少，可能是開發(fā)調試難度較大的原因。教師在出題時可逐漸增加FPGA相關題目的比例，加深學生對EDA技術的理解，為將來從事EDA設計相關崗位打好基礎。

圖1 Quartus 軟件中原理圖輸入方式描述數字邏輯電路

2.2 開發(fā)語言及實踐平臺

FPGA設計的兩種主流語言是VHDL(超高速集成電路硬件描述語言)和Verilog HDL，前者語法嚴謹，但學生需要付出更多的時間熟悉VHDL的語句結構和特點，后者則與C語言風格非常相似，且在產業(yè)界使用率更高。由于學生一般都具有C語言的基礎，采用Verilog HDL可以降低硬件描述語言的學習難度，從而讓學生將時間和精力放在最重要的設計環(huán)節(jié)，在未來工作崗位也能更快適應新環(huán)境。目前授課主要采用VHDL語言，后期可改為Verilog HDL語言講解。在實踐平臺選擇上，傳統(tǒng)實驗箱功能多，但體積較大，靈活性差，對實驗場地要求較高[7]。近年來，口袋型FPGA開發(fā)板在一些學校得到應用，其體積小巧，攜帶方便，連接筆記本電腦即可進入“EDA”課程的實踐過程，可不受時間、空間的限制，可在課內實驗環(huán)節(jié)進行。

2.3 課程考核模式

在傳統(tǒng)方式考核模式上，以考試成績?yōu)橹?，重視知識的掌握情況，但忽視了能力的培養(yǎng)，因此，可調整平時、考試成績比例為70%和30%；在考核方式上，可采用多樣化測試方法，例如鼓勵學生利用學院的開放實驗室參與競賽，或基于硬件開發(fā)板進行項目實踐等，經過課題組老師的審核后計入平時分，對只有仿真結果的項目和包含實物演示的項目則計不同分。

2.4 教師隊伍建設

FPGA結構相對復雜，如邏輯陣列模塊、時鐘管理單元、鎖相環(huán)及數字信號處理模塊等，教師需要勤加練習才能熟練掌握各模塊的原理及使用方法。此外，EDA開發(fā)工具也在更新換代，如Altera公司的開發(fā)工具由先前的Max Plus Ⅱ升級為Quartus軟件，Xilinx公司早期的FPGA開發(fā)工具是ISE，后來推出全新的基于UltraFast設計的Vivado開發(fā)套件(僅支持7系列及以上FPGA)，其性能更強大[8]。因此，授課教師需跟蹤行業(yè)發(fā)展動態(tài)，通過項目申請、網絡在線學習、寒暑假實踐培訓、校企合作等多種方式提升自己的專業(yè)水平，從而將復雜、難理解的知識點深入淺出傳授給學生，并通過更多的案例講解提升課堂活力。

3 結語

企業(yè)需要能設計、會調試的EDA技術人才。隨著國家出臺促進集成電路相關產業(yè)發(fā)展的一系列政策，“EDA”課程在電子信息、通信工程等專業(yè)的人才培養(yǎng)中愈發(fā)重要。通過學校、教師、企業(yè)及學生的共同努力，如開放的軟硬件實踐平臺、良好的授課方式及豐富的工程案例可使學生更快掌握EDA設計方法。本文結合實際教學情況，從教學內容、實驗設備及考核方式等幾個方面提出了目前教學中存在的問題，并給出了一些改進措施。今后，筆者將繼續(xù)在教學過程中總結經驗，探索適合應用型本科高校的教學方法。