錢宏文， 劉繼祥， 吳翼虎， 饒 飛

（中科芯集成電路有限公司， 江蘇 無錫 214072）

1 引言

隨著科學(xué)技術(shù)的快速發(fā)展，低功耗、高度集成、微型化成為未來微電子技術(shù)的發(fā)展趨勢。 模數(shù)轉(zhuǎn)換器(ADC)作為集成電路技術(shù)的重要組成部分，對ADC 性能參數(shù)的精確測試是確保其可靠性應(yīng)用的前提。 在對ADC 性能參數(shù)進(jìn)行測試時發(fā)現(xiàn)， 應(yīng)用同源時鐘為ADC 芯片提供時鐘源和信號源時，靜態(tài)指標(biāo)測試結(jié)果嚴(yán)重超差。 為了分析該問題，應(yīng)用MATLAB 對該場景進(jìn)行仿真測試，通過深度分析，最終解決同源時鐘靜態(tài)指標(biāo)測試問題。

2 ADC 測試簡介

ADC 靜態(tài)參數(shù)主要有差分非線性(DNL)、積分非線性(INL)[1]。靜態(tài)參數(shù)反映了ADC 的自身性能，當(dāng)前，靜態(tài)參數(shù)的主要測試方法包括直方圖測試和基于動態(tài)參數(shù)估算靜態(tài)參數(shù)兩種方法。 直方圖方法包括斜坡輸入和正弦輸入兩種情況。 隨著ADC 精度的不斷提高， 要求斜坡發(fā)生器輸出的非線性度也要跟著提高，在增加測試成本的同時對高精度信號發(fā)生器會產(chǎn)生過度依賴， 在特殊時期就有可能受到國外廠商的掣肘。 本文通過正弦信號輸入，利用直方圖進(jìn)行統(tǒng)計(jì)，完成靜態(tài)指標(biāo)測試， 相對于斜坡直方圖方法節(jié)省時間，在測試裝置不變的情況下， 可以同時滿足動態(tài)參數(shù)、靜態(tài)參數(shù)的測試。

ADC 數(shù)據(jù)采集中應(yīng)注意以下幾點(diǎn)：

1)輸入信號的頻率與采樣頻率[2]之間必須滿足奈奎斯特采樣定理，即fs?2fin（max）。

2) 樣本數(shù)（需要理論依據(jù)）輸入周期信號頻率與采樣頻率成互質(zhì)關(guān)系， 以符合統(tǒng)計(jì)的隨機(jī)分布性；在同源時鐘時，應(yīng)盡可能提升輸入信號頻率的精度以提高采樣的隨機(jī)性，避免漏碼發(fā)生，這就需要對輸入信號頻率與采樣信號進(jìn)行約束，使采集到的碼值盡可能覆蓋ADC 芯片輸出碼值， 即需選擇特定頻率的輸入信號與采樣頻率，從而使得采集到的采樣數(shù)據(jù)能在記錄長度內(nèi)轉(zhuǎn)換的代碼盡可能多。 這是通過輸入信號頻率與采樣頻率之間的一種基本關(guān)系實(shí)現(xiàn)的，如式（1）所示。

fin為輸入信號頻率，fs為采樣頻率，Ncycles為完整采樣的周期數(shù)，Nsamples為采樣總點(diǎn)數(shù)。

一般為方便處理，Nsamples取2 的整數(shù)次冪，Ncycles取與Nsamples互質(zhì)的整數(shù)。 由于輸入正弦信號的時間與幅度關(guān)系是不均勻分布的，在統(tǒng)計(jì)碼密度時就會發(fā)現(xiàn)峰峰值附近處的采樣點(diǎn)數(shù)遠(yuǎn)多于靠近幅度為0 的點(diǎn)；因此正弦-直方圖的缺點(diǎn)就是需要采集較大的樣本數(shù)[3]用以消除正弦波電壓分布的不均勻性。

對于一個理想的待測ADC 來說， 其碼值的統(tǒng)計(jì)直方圖應(yīng)該呈浴盆狀分布，具體如圖1 所示。

圖1 理想碼密度統(tǒng)計(jì)圖

ADC 測試所需樣本數(shù)取決于ADC 分辨率N、DNL 誤差精度以及測試結(jié)果置信水平[4]，對于待測的16 位兩通道AD****，其DNL 典型值為0.7 LSB，置信水平為95%和99%，其樣本數(shù)NR可根據(jù)式（2）、（3）得出：

Z 為置信度，β 為測試精度。

3 測試平臺硬件設(shè)計(jì)

3.1 硬件架構(gòu)

硬件系統(tǒng)是采用SOC+FPGA[5]架構(gòu)進(jìn)行設(shè)計(jì)的，輸入信號經(jīng)過濾波器后與時鐘信號一起接入硬件系統(tǒng)，其中輸入信號與時鐘是由一臺信號源產(chǎn)生，硬件系統(tǒng)進(jìn)行數(shù)據(jù)采集后通過以太網(wǎng)傳輸至上位機(jī)，上位機(jī)軟件完成數(shù)據(jù)接收、算法分析、測試指標(biāo)結(jié)果顯示，如圖2 所示。

圖2 系統(tǒng)流程圖

3.2 軟件架構(gòu)

上位機(jī)軟件采用LabVIEW+MATLAB[6]架構(gòu)，與ZYNQ7020 千兆網(wǎng)口進(jìn)行通信，通過更新數(shù)據(jù)庫、配置文件、Matlab 算法（com 組件）、FPGA 在線加載等功能模塊，以此實(shí)現(xiàn)不同型號芯片的快算測試。

3.3 應(yīng)用

以16 位兩通道AD****為例，采樣頻率和輸入信號由一臺信號源兩個輸出端口提供，當(dāng)采樣頻率輸入125 MHz、 輸入信號10.1 MHz、 單通道采樣點(diǎn)數(shù)4M時，得到INL、DNL 指標(biāo)測試結(jié)果嚴(yán)重超差；若采樣頻率和輸入信號分別由兩臺信號源提供，靜態(tài)指標(biāo)測試合格。 針對這一現(xiàn)象，我們懷疑輸入信號分辨率過低，時鐘信號在采樣過程中無法隨機(jī)進(jìn)行采樣，導(dǎo)致碼值采集遺漏而造成靜態(tài)指標(biāo)測試結(jié)果嚴(yán)重超差。 以下將通過MATLAB 進(jìn)行仿真測試。首先MATLAB 需要生成125 MHz 的時鐘，采樣10.1 MHz 的正弦波，并進(jìn)行幅值-碼值轉(zhuǎn)換（模擬真實(shí)ADC 采集場景），其次通過統(tǒng)計(jì)繪制出直方圖，最后對0～65535（216）進(jìn)行統(tǒng)計(jì)，碼值統(tǒng)計(jì)數(shù)為0 則代表此處丟碼。 MATLAB 程序如圖3 所示。

當(dāng)輸入信號10.1 MHz 時，丟碼率過高，不具備可觀察性； 故將輸入信號頻率更改為10.123 MHz 時,通過MATLAB 仿真，如圖4 所示。

圖3 MATLAB 程序

圖4 碼密度統(tǒng)計(jì)圖

統(tǒng)計(jì)丟碼數(shù)13510，最小丟碼值7514。按照同源時鐘情況進(jìn)行仿真，首先將已知條件代入式（1）中：

得到Ncycles=336666.7，取整336667，代入上式得：

得到fin=10100031 Hz。

將輸入信號頻率更改為10100031 Hz 時， 單通道采樣點(diǎn)數(shù)4M，其仿真結(jié)果如圖5 所示。

從圖5 可知， 無丟碼現(xiàn)象發(fā)生且每個碼值最小采樣次數(shù)均大于30，同源時鐘下，輸入信號分辨率與丟碼率之間存在直接影響； 輸入信號分辨率足夠高，丟碼率越低。

圖5 仿真結(jié)果

保持輸入信號頻率10100031 Hz、 將樣本數(shù)設(shè)置為807k(置信水平95%)，無丟碼現(xiàn)象且每個碼值最小采樣次數(shù)均大于4； 保持輸入信號頻率10100031 Hz、將樣本數(shù)設(shè)置為1.355M(置信水平99%)，無丟碼現(xiàn)象且每個碼值最小采樣次數(shù)均大于10。

一般采用碼密度直方圖進(jìn)行ADC 靜態(tài)參數(shù)測試時，若輸入為正弦信號，每個碼采樣數(shù)應(yīng)不少于30 個，故單通道采樣點(diǎn)數(shù)4M。

由此可見，在同源時鐘下，碼密度采集與輸入信號分辨率、采樣點(diǎn)數(shù)密切相關(guān)。

4 測試結(jié)果

再次以16 位兩通道AD****為例，采樣頻率和輸入信號由一臺信號源兩個輸出端口提供，當(dāng)采樣頻率輸入125 MHz、輸入信號101000031 Hz、單通道采樣點(diǎn)數(shù)4M 時， 得到INL、DNL 指標(biāo)測試結(jié)果如圖6 所示。

圖6 靜態(tài)參數(shù)

實(shí)測指標(biāo)與數(shù)據(jù)手冊對比如表1 所示。

表1 測試結(jié)果與AD**** 數(shù)據(jù)表對比

5 結(jié)論

通過輸入信號頻率與采樣頻率之間的基本關(guān)系計(jì)算出輸入信號頻率，可以有效解決同源時鐘下靜態(tài)指標(biāo)異常的問題；通過置信水平公式可以得到最優(yōu)樣本數(shù)據(jù)個數(shù)，能夠提高采樣效率，為后期批量測試節(jié)省時間。 本文針對同源時鐘下靜態(tài)指標(biāo)異常問題，通過理論分析、仿真設(shè)計(jì)、實(shí)物驗(yàn)證，為后期ADC 測試中同源輸出提供了很好的解決方案，具有一定的啟發(fā)價值。